本帖最後由 autoesl 於 2011-6-2 15:26 編輯
常用設定：
1、首先確定選擇是採用面積優化還是速度優化，面積優化一般是在資源比較緊張的情況下使用；如果資源充足，一般選擇速度優化。
2、全域性優化，選擇所設定的暫存器之間、輸入引腳到暫存器之間、暫存器到輸出引腳之間，或者是輸入引腳到輸出引腳之間邏輯優化。
3、確定內部的ram、rom採用lut還是block。
4、確定case語句採用【none】、【full】、【parallel】、【full-parallel】。
5、選擇狀態狀態暫存器設定：【one-hot】、【compact】、【sequential】、【gray】、【johnson】、【user】、【speed1】、【none】
6、確定多路復用器、解碼器、解碼器、異或邏輯和乘法器的實現形式
7、確定是否需要資源共享，如果綜合工具的選擇是以速度為優先原則的，那麼就不考慮資源共享。
8、確定是否需要插入緩衝器【add i/o buffers】：該引數用於控制對所綜合的模組是否自動插入 i/o緩衝器。預設為自動插入。
9、【registerduplication】：暫存器複製。該引數用於控制是否允許暫存器的複製。對於高扇出和時序不能滿足要求的暫存器進行複製，可以減少緩衝器輸出的數目以及邏輯級數，改變時序的某些特性，提高設計的工作
頻率。預設為允許暫存器複製。
10、【equivalent registerremoval】：等效暫存器刪除。該引數用於指定是否把暫存器傳輸級功能等效的暫存器刪除，這樣可以減少暫存器資源的使用。如果某個暫存器是用賽靈思的硬體原語指定的，那麼就不會被刪除。預設為使能。
11、【registerbalancing】：暫存器配平。該引數僅對fpga有效，用於指定是否允許平衡暫存器。可選項有【no】、【yes】、【forward】和【backward】。採用暫存器配平技術，可以改善某些設計的時序條件。其中，【forward】為前移暫存器配平，【backward】為後移暫存器配平。採用暫存器配平後，所用到的暫存器數就會相應地增減。預設為暫存器不配平。
【move first flip-flop stage】：移動前級暫存器。該引數僅對 fpga有效，用於控制在進行暫存器配平時，
是否允許移動前級暫存器。如果【register balancing】的設定為【no】，那麼該引數的設定無效。
【move last flip-flop stage】：移動后級暫存器。該引數僅對 fpga有效，用於控制在進行暫存器配平時，
是否允許移動后級暫存器。如果【register balancing】的設定為【no】，那麼該引數的設定無效。
12、【pack i/o registers into iobs】：i/o 暫存器置於輸入輸出塊。該引數僅對 fpga有效，用於控制是否將邏輯設計中的暫存器用iob內部暫存器實現。在賽靈思系列fpga的iob中分別有輸入和輸出暫存器。如果將設計中的第一級暫存器或最後一級暫存器用iob內部暫存器實現，那麼就可以縮短io引腳到暫存器之間的路徑，
這通常可以縮短大約 1~2ns 的傳輸時延。預設為【auto】。
13、【slicepacking】：優化slice結構。該引數僅對fpga有效，用於控制是否將關鍵路徑的查詢表邏輯盡量
配置在同乙個slice或者clb模組中，由此來縮短lut之間的佈線。這一功能對於提高設計的工作頻率、改善
時序特性是非常有用的。 預設為允許優化 slice 結構。
14、【optimize instantiatedprimitives】：優化已例化的原語。該引數控制是否需要優化在 hdl **中已例化的原語。預設為不優化。
Vivado常用綜合選項的設定
full 綜合時將原始設計打平，只保留頂層層次，執行邊界優化 none 綜合時完全保留原始設計層次，不執行邊界優化 rebuilt 綜合時將原始設計打平，執行邊界優化，綜合後將網表檔案按照原始層次顯示，故與原始層次相似。當 flatten hierarchy為none時消耗的暫存器最多，建議其設定為...
如何在ISE中保持某些訊號不被綜合？
在使用chipscope的過程中，有的時候需要檢視某些訊號，一看被綜合掉了，想看也看不著，怎麼辦呢？首先，綜合的時候keep hierarchy不要選no 其次，無論是使用verilog語言還是vhdl語言都有一定的語法試訊號不被綜合 verilog中的語法是 synthesis attribute...
綜合佈線常用公式
rj 45頭的需求量 m n 4 n 4 15 m 表示rj 45接頭的總需求量 n 表示資訊點的總量 n 4 15 表示留有的富餘 資訊模組的需求量 m n n 3 m 表示資訊模組的總需求量 n 表示資訊點的總量 n 3 表示富餘量 每層樓用線量 c 0.55 l s 6 n l 本樓層離管理間...