引言
基於掃瞄路徑法的可測性設計技術是可測性設計(dft)技術的乙個重要的方法，這種方法能夠從晶元外部設定電路中各個觸發器的狀態，並通過簡單的掃瞄鏈的設計，掃瞄觀測觸發器是否工作在正常狀態，以此來檢測電路的正確性。但隨著數位電路朝著超大規模的方向發展，設計電路中使用的觸發器的數目也日趨龐大，怎樣採用合適的可測性設計策略，檢測到更多的觸發器，成為基於掃瞄路徑法的乙個關鍵問題。
本文採用基於掃瞄路徑法的可測性設計技術，對一款約750萬門級雷達晶元的實際電路進行可測性設計。在設計中通過使用時鐘復用技術、時鐘電路處理技術以及ip隔離技術等幾種有效的設計策略，大大提高了晶元的故障覆蓋率，最終達到可測性設計的目的。
1 掃瞄鏈設計原理
數位電路由大量的組合元件和時序元件組成，時序元件具體體現為單個的觸發器(dff)。數位電路基本組成如圖1所示。其中系統時鐘(cp)來控制各個觸發器的資料埠相應資料的輸入輸出。
基於掃瞄路徑法的可測性設計就是將電路中的時序元件觸發器替換為相應的可掃瞄的時序元件掃瞄觸發器(sdff)；然後將上一級掃瞄觸發器的輸出端(q)連線到下一級的資料輸入端(sdi)，從而形成乙個從輸入到輸出的測試序列移位暫存器，即掃瞄鏈(scanchain)；通過cp端時鐘的控制，實現對時序元件和組合邏輯的測試。實現掃瞄鏈設計後的電路如圖2所示。
採用掃瞄設計技術後，在掃瞄控制端(sen)和時鐘端的控制下，通過掃瞄資料輸入端，可以把需要的資料序列地移位到掃瞄暫存器單元中，序列地控制各個單元；同時也可以通過掃瞄輸出端(scan_out)序列地觀測它們。這樣就增加了時序電路的可控制性和可觀測性。
2 掃瞄鏈策略設計
圖2中虛線部分為掃瞄觸發器，即掃瞄鏈的基本組成單元，其構成原理如圖3所示。
掃瞄鏈設計前，電路中的觸發器都是通過系統時鐘埠控制資料的變化，因而在做掃瞄設計時可以通過系統時鐘復用檢測到更多的觸發器，以此達到控制掃瞄觸發器的目的。
同樣的道理，一些特殊電路中的觸發器也是採用手動或者軟體的方法將它們串聯到掃瞄鏈中，以此增加可掃瞄的觸發器數，最終使故障覆蓋率得以提高。但需要注意的是，這些可測性設計策略應用的前提是不能改變原始設計的功能。
3 設計中採用的策略
在進行dft設計並插入掃瞄鏈的時候，最為重要的乙個問題就是測試覆蓋率，而它的最終值是由觸發器的總數和最終能夠測試到的觸發器的數目的比值決定的，因此是否能夠盡可能多地測試到本雷達晶元電路中的觸發器，成為掃瞄路徑法設計的乙個關鍵問題。針對實際的設計電路提出了以下三種有效的設計策略，由最終測試結果可知，採用此設計策略後可大大提高測試覆蓋率，滿足設計指標需要。
3．1 時鐘復用技術
每個觸發器都受系統時鐘控制，系統時鐘能夠覆蓋本設計中大部分的觸發器元件，因而考慮使用時鐘復用技術，在插入掃瞄鏈進行測試時，把測試時鐘引入到系統時鐘上，這樣測試時鐘就能覆蓋盡可能多的觸發器，並在插入掃瞄鏈後，替換成掃瞄觸發器。其實現原理如圖4所示。
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