Cache的分級體系設計

cache的分級體系設計

微處理器效能由如下幾種因素估算：

效能=k(fⅹ1/cpi－(1－h)ⅹn)

式中：k為比例常數，f為工作頻率，cpi為執行每條指令需要的週期數，h為cache的命中率，n為儲存週期數。

雖然，為了提高處理器的效能，應提高工作頻率，減少執行每條指令需要的週期數，提高cache的命中率。同時分發多條指令和採用亂序控制，可以減少cpi值；採用轉移**和增加cache容量，可以提高h值。為了減少儲存週期數n，可採用高速的匯流排介面和不分塊的cache方案。

以前提高處理器的效能，主要靠提高工作頻率和提高指令級的並行度，今後則主要靠提高cache的命中率。設計出無阻塞cache分級結構。

cache分級結構的主要優勢在於，對於乙個典型的一級快取系統的80％的記憶體申請都發生在cpu內部，只有20％的記憶體申請是與外部記憶體打交道。而這20％的外部記憶體申請中的80％又與二級快取打交道。因此，只有4％的記憶體申請定向到dram中。

cache分級結構的不足在於快取記憶體組數目受限，需要占用線路板空間和一些支援邏輯電路，會使成本增加。綜合比較結果還是採用分級cache。

l1 cache的設計有在片一級分離和統一設計兩種方案。

intel、amd、原dec等公司將l1 cache設計成指令cache與資料cache分離型。因為這種雙路快取記憶體結構減少了爭用快取記憶體所造成的衝突，改進了處理器效能，以便資料訪問和指令呼叫在同一時鐘週期內進行。

但是，僅依靠增加在片一級cache的容量，並不能使微處理器效能隨之成正比例地提高，還需設定二級cache。

在l1 cache結構方面，一般採用回寫式靜態隨機儲存器（sram）。目前，l1 cache容量有加大的趨勢。

l2 cache的設計分晶元內建和外接兩種設計。

如amd k6－3內建的256kb l2 cache與cpu同步工作。外接l2 cache，一般都要使二級cache與cpu實現緊密耦合，並且與在片一級cache形成無阻塞階層結構。同時還要採用分離的前台匯流排(外部i/o匯流排)和後台匯流排(二級cache匯流排)模式。

顯然，將來隨著半導體整合工藝的提高，如果cpu與二級cache整合在單晶元上，則cpu與二級cache的耦合效果可能更佳。

由於l2 cache內建，因此，還可以在原主機板上再外接大容量快取1mb～2mb，它被稱為l3 cache。

pc中的cache技術的實現

pc中cache的發展是以80386為界的。