jtag電路的工作原理
1． jtag電路簡介
jtag的全稱是joint test action group，即聯合測試行動小組。目前，jtag已成為一種國際標準測試協議，主要用於各類晶元的內部測試。現在大多數高階器件（包括fpga、mcu、dsp以及cpu等）都支援jtag協議，如fpga、dsp器件等。標準的jtag介面是4線介面：tms、tck、tdi以及tdo，分別為模式選擇、時鐘、資料輸入和資料輸出訊號線。jtag電路的功能模組如圖5-4所示。
圖5-4 jtag電路的內部結構示意圖
2．jtag邊界掃瞄電路
邊界掃瞄測試（bst：boundary sean test）一般採用4線介面（在5線介面中，有一條為主復位訊號）。也可以通過pc機的rs-232介面就能模擬bst的功能。bst標準介面是用來對電路板進行測試的，可在器件正常工作時捕獲功能資料。器件的邊界掃瞄單元能夠迫使邏輯追蹤引腳訊號，或從器件核心邏輯訊號中捕獲資料，再強行加入的測試資料序列第移入邊界掃瞄單元，捕獲的資料序列移出並在器件外不同預期的結果進行比較，根據比較結果給出掃瞄狀態，以提示使用者電路設計是否正確。典型邊界掃瞄測試電路的結構如圖5-5所示。
圖5-5 jtag鏈掃瞄結構示意圖
邊界掃瞄測試提供了乙個序列掃瞄路徑，遵守ieee規範的器件之間的引腳連線情況。ieee1149.1標準所規定的bst結構為：當器件工作在jtag bst模式時，使用4個專用的i/o引腳和乙個可選引腳trst作為jtag引腳。這4個專用i/o引腳為：tdi 、tdo、 tms 和tck。所有jtag引腳的核心功能如表5-2所列。
表5-2 jtag管腳說明
3．jtag電路時序
jtag電路的時序如圖5-6所示，所有基於jtag的操作都必須同步於jtag時鐘訊號tck。在tck的上公升沿讀取或輸出有效資料，有嚴格的建立、保持時間要求，因此一般情況下jtag的時鐘不會太高。
圖5-6jtag電路的時序關係示意圖
4．fpga晶元中jtag掃瞄電路的工作流程
jtag邊界掃瞄測試由測試訪問埠的控制器管理，只要fpga上電後電壓正確，且jtag鏈路完整，則jtag電路可立即正常工作，清空jtag配置暫存器等待外界響應，整體流程如圖5-7所示。
圖5-7 jtag邊界掃瞄流程示意圖
tms、trst 和tck引腳管理tap控制器的操作，tdi和tdo為資料暫存器提供序列通道。tdi也為指令暫存器提供資料，然後為資料暫存器產生控制邏輯。對於選擇暫存器、裝載資料、檢測和將結果移出的控制訊號，由測試時鐘（tck）和測試模式（tms）選擇兩個控制訊號決定。在四線介面標準中，利用tdi，tdo，tck，tms四個訊號，它們合成為tap測試處理埠（test access port），測試復位訊號（trst,一般以低電平有效）一般作為可選的第五個埠訊號。
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