2006-04-28 09:16:56
本文對時鐘晶元劃分為若干基本大類供設計者做出更加明智的時鐘選擇。
一般來說，時鐘晶元可根據其用途來分類。圖1將這些用途確定為（1）時鐘生成、（2）時鐘分配和（3）時鐘處理。由於市售的許多晶元均具有不止一種用途，因此，圖1中還示出了一類混合型時鐘。
圖1時鐘晶元的用途分類
時鐘生成
此類時鐘可生成乙個或多個新的時鐘頻率。放置於時鐘樹起點的此類時鐘晶元稱為時鐘發生器。為了生成系統所需的各種時鐘頻率，必須採用這種發生器。另一方面，當此類晶元直接插入時鐘樹內時，則被稱為時鐘合成器。如果乙個發生器無法從起點處生成所需的全部頻率，則可在時鐘樹分支中採用合成器來生成其餘的頻率。
圖2示出了通用型時鐘生成器件。這些器件的特徵是其輸出頻率為輸入頻率f1的倍數，其中，x、y或z可以是任何數（整數或非整數）。位於時鐘樹起點的時鐘發生器需要採用乙個振盪器源（例如晶體）作為輸入。這些晶元具有乙個內部振盪器，以完善所需的振盪電路。cy25702、cy22050和cy22392是賽普拉斯半導體公司時鐘產品庫中的幾款器件例項。有些時鐘產品不僅包括該振盪器電路，而且還包括晶體，比如cy25701和cy25702。除了該輸入振盪電路以外，發生器和合成器是相似的。乙個內部鎖相環（pll）構成了這些器件的核心。
面向時鐘合成器應用的晶元還可以提供一項額外的好處，即電平變換（包括訊號傳輸和電壓電平變換）。例如，乙個晶元可以接受3.3v lvttl輸入，而輸出3.3v lvpecl（例如cy22394或cyxp304）或2.5v lvttl（例如cy22050或cy22395）。
時鐘分配
時鐘分配器件用於提供一種或多種輸出頻率的多個副本。在業界，這些器件有乙個不太嚴格的稱呼，即「緩衝器」。如圖2所示，此類器件可進一步細分為非pll型緩衝器和pll型緩衝器。當未採用輸出分頻器時，非pll型緩衝器僅提供輸入頻率的多個副本。如果在輸出端上設定分頻器，則能夠同時輸出多種頻率。一般地，在非pll型緩衝器中只能提供整數分頻（n）。由於不包含pll，這些器件因而不能對輸入頻率進行倍頻。常用的非pll型分配緩衝器包括cy2309nz和cy2dp3110。
交叉開關/多路復用器是一種在需要對輸入進行開關操作的特殊非pll型緩衝器。圖2示出了該器件所執行的各種操作。兩個輸入與兩個輸出相連，以用作乙個（a）1:1緩衝器、（b）開關或（c、d）1:2緩衝器。這種器件（例如cy2pp326）在通訊市場上很普遍。
pll型緩衝器可實現輸入頻率的倍頻（m）。亦可以採用輸出分頻器（n）來提供某種分頻功能。這些m和n的數值一般為整數。分數n分頻器也是可以接受的，但是這種專用功能通常由時鐘生成晶元提供。
圖2普通時鐘種類**
與非pll型緩衝器相比，pll型緩衝器除了倍頻之外還有其他幾項優點。由於大多數pll都工作於上公升時鐘脈衝沿輸入（而不是下降沿），因此，可以在不減小輸出占空比的情況下大幅度地減小輸入占空比。於是，pll型緩衝器在需要進行占空比校正的場合中使用。
pll的另一項優點是低的輸入至輸出傳播延遲。傳播延遲可從非pll型器件的ns級縮短至pll型器件的數百ps，因而有時稱為零延遲緩衝器(zdb)。憑藉這種近零傳播延遲，輸出呈現出與輸入的相位同步。利用同步時鐘的通用時鐘匯流排架構是zdb（例如cy23ep05）的一種常見應用。
pll型時鐘還用來提供可調的輸入至輸出延遲。這種應用要求把pll的反饋接線引出至封裝上的乙個外部引腳。在該反饋輸入端上引入延時實現了對輸入至輸出時鐘相位校準的控制。在反饋通路上設定乙個容性負載或一條長度合適的傳輸線是產生該延遲的兩種方法。有些晶元（例如賽普拉斯的roboclock系列，即cy7b993v）具有一種可調內部延遲功能，使用者可為每個輸出選用該功能。這樣，通過為每個輸出配置乙個具有合適延遲的緩衝器，就能夠用於消除pcb走線長度的電路板時滯。
pll另乙個好處是其能夠對抖動加以衰減。pll的閉環特性使得這些緩衝器具有幾mhz或更小的頻寬。任何高於該頻寬的抖動頻率都將被pll所衰減。因此，pll型緩衝器是天然的抖動濾波器。這種器件適用於無法接受時鐘抖動並需要加以清除的應用。
正如時鐘合成器那樣，除了上述用於時鐘分配之外，pll型時鐘晶元還可以提供訊號傳輸和電壓電平變換。
時鐘處理
第三類時鐘晶元用於對輸入時鐘波形進行某種形式的處理。最簡單的形式可能就是訊號傳輸電平變換器了。例如在市售晶元中，有的只接收lvttl並輸出lvpecl。
較為複雜的形式包括專用pll型抖動衰減器件。這種器件可遵循業界規範（即sonet）的抖動發生和抖動峰化要求。用於實現時鐘冗餘的晶元代表了另一類時鐘處理器。例如賽普拉斯的failsafe系列（即cy23fs08）就具有兩個冗餘輸入，這樣，如果晶元檢測到乙個輸入消失，則輸出相位和頻率將自動地平穩切換至另乙個輸入。
擴頻時鐘發生（sscg）是另一種時鐘處理器，廣泛應用於降低系統的電磁干擾（emi）。產品例項包括cy25701、cy25100和cy25200。這些sscg晶元可輸出乙個輸入基準頻率的調頻版本。該方案通過把輸出頻率散布於某個有限的範圍內（通常小於輸入頻率的1%）來降低系統emi。由於輸出時鐘波形分布於各種擴頻頻率之上，因此，在輸出訊號任一頻率中功率較之在單個輸入頻率中的功率有所降低。這種做法改善了電路板內的訊號完整性。
混合型時鐘
混合型時鐘組合了時鐘生成、發生和處理功能。圖2示出了一種可能性，包括：（1）sscg、（2）採用直接輸入的時鐘合成，或採用另外乙個（晶體）輸入的時鐘發生，以及（3）某種時鐘分配能力。市售的混合型時鐘有許多種，事實上，市場的影響力正在使時鐘的專用性變得越來越強。使時鐘與其特定的最終市場相適應所產生的作用往往有利於混合型時鐘的生成。例如pci市場需要在33、66、100和133mhz頻率上採用1%向下擴頻的sscg，因此，除了多個輸出副本以外，通常設定在面向pci市場的混合型時鐘（例如imiz9531）之中。
選擇正確的時鐘
對於按用途分類的時鐘晶元，表1分析了其各自不同的特點，旨在幫助設計者選擇與應用最適合的晶元種類。例如，如前文所述，任何pll型時鐘均能夠對不良的輸入占空比進行校正。如果應用只要求對i/o訊號傳輸標準和/或電壓電平進行變換，則非pll型緩衝器是最簡單、最具成本效益性的解決方案。不過，合成器和pll型緩衝器也可完成這些變換，並在需要其他功能起到雙重作用。抖動衰減是pll型器件所固有的（較）窄頻寬特性。
表1各類時鐘彼此不同的典型特徵
區分要素
時鐘發生
時鐘分配
時鐘處理
發生器合成器
非pll型
pll型
不良輸入占空比校正xx
交叉/多路復用器
x電壓電平變換xx
x訊號傳輸標準變換xx
x內部晶體振盪器
x抖動衰減xx
x分頻xx
x倍頻xx
x多個無關輸出頻率xx
寬輸入頻率選擇xx
x寬輸出頻率選擇xx
用於扇出的多個輸出副本xx
低傳播延遲（輸入至輸出）
xemi
抑制（擴頻發生）
x可調輸入-輸出延遲xx
冗餘x
可程式設計功能xx
xx
例項cy22050
cy25702
cy22392
cy22050
cy2pp3115
cy2304nz
cy23ep09
cy7b995
cy23fs04
cy23fs08
時鐘處理器晶元可以用來執行多種任務，表1只列出為數不多的幾個例項。另外，還有眾多的混合型時鐘可供選擇，而且混合時鐘的變型遠遠超出了表1所概括的可能性。
此外可程式設計時鐘晶元的可程式設計功能不會改變其自身的固有用途或類別，但確實提供了許多額外的好處，設計者在選擇時鐘晶元時對此應有所了解。在競相推出要求符合最新標準的系統的過程中，可程式設計晶元使得設計者能夠在無需重新設計電路板的情況下調整系統的時鐘功能，從而加快了產品的面市時間。此外，可程式設計時鐘還通過合併庫存量而降低了成本。與非可程式設計型解決方案相比，它們的引腳數目也較少，因而節省了寶貴的板級空間。
採用可程式設計晶元時做出的犧牲是必須對其進行程式設計而提供效能空間。因此，已經通過asic、fpga或其他控制器而擁有了序列介面的系統自然適合於可程式設計晶元。某些種類的時鐘晶元還可以採用eprom暫存器來進行程式設計。
做出明智的選擇
由於可供設計者挑選的時鐘晶元非常之多，因此，回顧並了解如何實現每種時鐘晶元的特性與目標應用的最佳匹配是頗有益處的。面對大量的時鐘晶元，本文為您提供了選擇指南，藉此來實現與您的應用相適合的最高效、最經濟的時鐘樹設計方案。
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