pll的設定是這樣的：
因為可以選擇extal作為時鐘源,通過設定clksel暫存器中的eclks位,當其為1時指定通過pll處理的時鐘作
為內部時鐘,否則就直接用extal作為內部時鐘,即extal不做相應處理就使用.
假設,eclks=1,那麼extal時鐘源被處理過程的引數就要通過pllcon暫存器來設定,它們的關係是
nf 1
fout=fin * ------- * -------
nr no
在預設情況下pllcon=0x0000_2f01,又因為extal輸入預設為15mhz，即fin=15mhz，根據pllcon中相應位的
設定情況，可以計算出fout=480mhz.
但這個值還不是直接用到內部時鐘的,而要經過乙個被稱為pll output clock select的邏輯,通過clksel
中的位[3:1]來指定,
在fout=480mhz的情況下,有下列對應關係:
clk[3:1] system clock
0 0 0 58.594khz
0 0 1 24mhz
0 1 0 48mhz
0 1 1 60mhz
1 0 0 80mhz
1 0 1 reserved
1 1 0 reserved
1 1 1 reserved
可以得到乙個對應關係:
當clk=1時,system clock = fout/20
當clk=2時,system clock = fout/10
......
所以,如果想讓system clock=40mhz的話,只需將fout=240mhz,clk[3:1]=100.
反推回去,就可以得到pllcon裡面的這位的設定.
當然得注意其他暫存器位的設定。
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