關鍵字：解串
serdes
序列解串器是可將大位寬並行匯流排壓縮成少量(通常為一條)差分序列鏈路的器件，該鏈路可在遠遠高於低速大位寬並行匯流排的速率下進行切換。序列解串器對大位寬並行匯流排進行了序列化，不僅可實現在系統內部、系統間或位於兩個不同地點的系統間進行大量資料的點對點傳輸，同時還可降低功耗、板級空間和成本。下圖 1 是序列解串器的基本概念。
圖 1：序列∕解串
隨著資料速率的增加，有關實施並行匯流排的問題也隨之增多。較快匯流排比較慢匯流排功耗高，而且由於定時容差的降低，通道數量的增加，布局難度也越來越大。隨著資料速率的增加，保持通道間的時滯也日益重要，原因是較大的時滯差異會導致系統定時問題，因為接收器需要按對齊位組在並行資料匯流排中進行時鐘計時。此外，由於如今的設計日益緊湊，板級空間也格外珍貴，因此大型並行匯流排會消耗寶貴的 pcb 基板空間。序列解串器能夠降低成本、功耗以及板級空間，可為上述設計挑戰提供良好的解決方案。
我們首先用乙個簡單的序列解串器例項來描述基本工作原理，因為當前有些序列解串器器件可能比較難處理。時鐘定時對於使用序列解串器的應用來說極為重要，因為一切都不能隨機出現，必須在給定的時間內發生。系統時鐘可分配給包括序列解串器在內的所有元件，以幫助實現同步工作。網路處理單元 (npu) 或 fpga 等終端器件不僅可在所需的系統頻率下實現並行資料輸出執行，而且還可連線至序列解串器器件的並行介面。並行資料可在系統時鐘的時鐘上公升沿、下降沿或上公升及下降沿上、在序列解串器 fifo 中進行定時。資料怎麼在 fifo 中進行定時，取決於序列解串器廠商以及所針對的最終應用。
並行資料通常將編碼為標準編碼方案(例如 8b/10b 編碼)，因而適用於序列化。原始應用資料可能包含病態模式、長期執行的 1 和 0，這會使序列解串器難以捕捉位跳變。對資料進行編碼能夠消除病態模式，確保資料流的轉換密集度平衡和 dc 平衡。未編碼資料的另乙個挑戰是字元描述會在序列化過程中丟失，因此將資料編碼為 10 位字元可確保接收器能夠判定正確的字元描述。通常使用逗號字元(0011111 或 1100000)或 k28.5(0011111010 或 1100000101)，也可使用其它同步字元。k28.5 字元由傳送序列解串器針對接收器插入，從而可檢測為對齊字元。序列化資料隨後將通過介質送達接收序列解串器器件。下圖 2 是 8b/10b 編碼例項。
圖 2：8b/10b 編碼
該接收序列解串器可將流入的位元流(表現為電壓擺幅)轉換為數字位元流。此外，該接收器還整合有時鐘資料恢復電路 (cdr)，其可從流入的 dc 平衡資料流中恢復位元組時鐘。接收序列解串器可執行自己的本地參考振盪器，但這不僅要與恢復的位元組時鐘相位對齊，而且還要用於為接收到的位元流時鐘計時。接收到的位元流隨後可進行解串，反饋至並行匯流排，送達等待中的終端器件。
tlk1501 是一款多千兆位收發器，可用於高速點對點資料傳輸系統。tlk1501 支援 16 位大並行介面，可在參考時鐘上公升沿讀入資料。並行匯流排經過 8b/10b 編碼並經過序列化後，通過差分高速介質進行有序傳輸。tlk1501 的接收器部分可接受 8b/10b 編碼資料，對此，其 cdr 將鎖定從輸入資料流提取位元時鐘並對該資料流進行重定時。序列資料流隨後對齊到分開的 10 位字元邊界，經過解碼後通過 16 位匯流排傳輸至等待中的終端器件。tlk1501 是一款簡潔的器件，採用它進行設計，可降低系統成本與功耗，縮小板級空間。
美信解串器與序列器除錯心得
前言 最近方案從ti換到了美信，又是一波除錯，最近整個鏈路打通了，現在過來記錄一下，主要除錯的有dvp以及mipi介面，範圍覆蓋1m 2m 8m相機，不得不說，美信的晶元太多了，頭疼。開始 1 sensor是dvp介面 一般搭配方案有max96701 5等搭配max96706，即dvp ser de...
xilinx 高速收發器Serdes深入研究
傳統的源同步傳輸，時鐘和資料分離。在速率比較低時 1000m 沒有問題。在速率越來越高時，這樣會有問題 由於傳輸線的時延不一致和抖動存在，接收端不能正確的取樣資料，對不准眼圖中點。然後就想到了從資料裡面恢復出時鐘去取樣資料，即cdr 這樣就不存在延遲不一致的情況，有輕微的抖動也不會影響取樣 恢復的時...
Oracle 序列 簡解
一 簡介 oracle沒有自動增長列，序列是乙個物件，通常用來生成主鍵值。一般可以通過資料庫工具直接新建生成 二 語法 create sequence 資料庫名.序列名 increment by n 序列號間隔，正 負 整數，預設1 start with n 開始值 maxvalue n nomax...