《前注》：設計中盡量還是要避免使用自己計數分頻得到的時鐘，去使用廠家自帶的分頻ip（如vivado中的clock wizard）。
>> 偶數分頻比較簡單，這裡略過。
>> 對於不要求占空比為50%的奇數分頻，也比較簡單，直接模n計數，期間進行兩次翻轉就可以了。
>> 這裡重點介紹要求占空比為50%的奇數分頻。
步驟：
1. 在時鐘上公升沿，進行模n計數，選定到某個值（比如選擇1）時翻轉，經過(n-1)/2 個時鐘再進行翻轉，產生乙個臨時時鐘clk_p；
2. 在時鐘下降沿，進行模n計數，選定到某個值（和上公升沿選定的值相同）時翻轉，經過(n-1)/2 個時鐘再進行翻轉，產生乙個臨時時鐘clk_n；
3. 輸出時鐘clk_o = clk_p | clk_n;
**：（假如需要5分頻）
FPGA實現任意奇數分頻
我們都知道用fpga做偶數分頻很簡單，只需要用計數器計數到分頻係數n的一半再減去1，不斷去翻轉分頻的訊號即可得到分頻的訊號，那麼奇數奇數分頻其實也是一樣的，但是如果要得到占空比為50 的訊號，那可能就需要處理一下才可以，下圖為占空比為50 的3分頻訊號產生原理。利用原始訊號的上公升沿產生乙個三分頻的...
FPGA三分頻,五分頻,奇數分頻
我們在做fpga設計時，有時會用到時鐘頻率奇數分頻的頻率，例如筆者fpga的晶振為50m，當我們需要10m的時鐘時，一種方式可以使用dcm或pll獲取，系統會內部分頻到10m，但其實verilog內部也完全能實現，所以我們還是來了解一下。有這樣乙個歡樂的時鐘了，我們要得到以下的分頻效果 奇數分頻的難...
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