之前在相關博文中有提及過相關dcdc開關電源相關 知識。在設計電源過程中，最佳的工作頻率是乙個重要的引數。對於低頻，往往對應周圍器件的尺寸增大，從而成本也增加。工作頻率高，周圍器件尺寸減小，但是對應的自身損耗也增加。如何 tradeoff？
1.頻率與周圍器件的關係
在上圖中，可以看到當頻率在100khz時，電感佔據主要地位，隨著頻率公升高，電感的體積也是在減小的，感值也相應的再減少。輸出端的電容值也是隨頻率公升高而降低。輸入端的電容基本上保持不變。
2.頻率與損耗關係
對於半導體器件，損耗包括兩部分，一部分是開關損耗，一部分是傳導損耗，開關損耗隨頻率的公升高而公升高，傳導損耗不受工作頻率的影響。當開關損耗與傳導損耗相等時，總損耗最低。
通過以上兩個引數，可以合理的設計電源工作頻率。
3.電源布局設計---雜訊的**和降低
1）運放的輸入與輸出
運放輸入端可能是電源中最為敏感的點，若要減小雜訊，必須最小化節點長度，並盡可能將反饋和輸入元件靠近運放放置。如果反饋網路中存在高頻積分內容，最理想的布局是，將反饋電阻放置到靠近運放的輸入端，如果高頻訊號注入電阻-電容節點，高頻訊號就要承受電阻阻抗，而電容對於高頻的容抗很小。
2）斜坡
斜坡通常由電容器充放電引起（電壓模式），或者由電源開關的取樣電流（電流模式）。電壓模式影響不大，因為電容對高頻輸入的訊號阻抗很小，但是電流模式卻是個問題。如下圖所示：
對於上圖中的第乙個圖，可以採用ic控制上公升沿消隱方法來去除，對於第二個圖，可以採用併聯多個電容的方法去除（主要是因為非充分斜率補償） 。
4.電源雜訊的解決辦法
第三點已經提及了幾種引起電壓雜訊的方法，那麼在排查電源雜訊的時候，需要從三點入手。
1）觀察運放的輸出端是否有高頻變化，改變補償元件；
2）運放的參考電壓，可以選用可靠的電壓源，tl431較常用；
3）通過改變mos的柵極電阻也可以對開關波形有一定的作用。
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