增量編譯主要有兩個工具：design partition和logiclock
design partition只是將設計進行「邏輯分割槽」，直白點說就是將我們的設計分成n個小的模組，每個模組有著單獨的邏輯和功能，它告訴編譯器，這部分邏輯是乙個分割槽a，那部分邏輯是另乙個分割槽b，在進行這樣的分割槽之後，編譯器在整個工程的綜合、布局布線上面並不會有什麼太大的變化，這個邏輯上的分割槽只是用來讓使用者清楚，哪部分邏輯是分割槽a的，哪部分邏輯是分割槽b的。之後使用者就
可通過設定a、b分割槽的屬性型別來告訴編譯器，哪部分已經不需要重新綜合、布局佈線了；哪部分已經修改了，需要重新進行綜合等等。
由於在fpga內部上不包括內部三態邏輯，故不推薦在fpga設計中使用內部三態訊號，如果在分割槽邊界使用，軟體則無能為力，除非直接接到頂層io引腳上。
什麼是內部三態訊號？ 個人理解就是verilog中的 inout
「傳統標準單元asic器件的內部匯流排支援各種內部模組和外部器件之間的通訊。採用內
部三態匯流排並不是良好的設計習慣，因此三態功能僅在i/o級實現。
如果您的**含有內部三態觸發，quartus ii使用多路選擇器來實現它。但是，如果您
的設計含有多個分割槽（design partition），採用增量式編譯後，由於分區內邏輯不可視，
quartus ii軟體可能無法得出正確的多路選擇器邏輯。因此，不採用內部三態匯流排是良
好的設計習慣。altera fpga通過i/o介面支援三態匯流排，實現與各種板上器件的通訊。」
而我們來看看logiclock的作用，是對設計進行「物理分割槽」，更準確的說，它是對目標器件（device）進行「物理分割槽」，然後將邏輯上的功能模組分配到一定的分區內。也就是說，我們先對目標器件進行物理區域劃分，把它分成幾個「地盤」，然後選擇乙個邏輯功能模組分配到某個「地盤」裡，告訴編譯器，以後這部分邏輯功能就只能在這個「地盤」裡面布局佈線了。同樣的，使用者可以對各個模組進行屬性上的設定，告訴編譯器以什麼樣的形式在「地盤」裡面進行布局佈線。
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