dvp(digital video port)攝像頭資料並口傳輸協議，提供8-bit或10-bit並行傳輸資料線、hsync(horizontal sync)行同步線、vsync(vertical sync)幀同步線和pclk(pixel clock)時鐘同步線。8-bit或10-bit是依pixel的位深而定的，8bit a/d pixel位深8bit，10bit a/d pixel位深10bit。具體提供8bit還是10bit資料線依sensor而定，有的sensor雖有10bit資料線(d0–d9)，但接線時一般只接高8位(d2–d9)，捨棄低2位的原因是對影象效果影響並不大。有的平台也有10bit資料線，接線時也得區分是高8位(d2–d9)還是低8位(d0~d7)，並與軟體解析相對應，不能是硬體接了低8位，而軟體仍按高8位解析資料(出現粉紅屏)，或者反過來也是不允許的(出現高亮發紅)。
dvp介面乙個pclk週期可以傳輸1byte資料，1byte各位並行輸出，一行pixel輸出完後，sensor輸出乙個hsync行同步訊號，一幀所有行輸出完成後，輸出乙個vsync幀同步型號。如圖4.3-1是乙個輸出vga大小的示例時序圖，href便是hsync，3xtline是vb(horizontal blank dummy line)幀空閒時間，14tline是幀頭與第一行第乙個pixel資料開始的時間st，640tp表示一行有640個pixel，然後hsync變為低電平，144tp是hb(horizontal blank dummy pixel)行空閒時間，13tline是最後一行最後乙個pixel到幀尾的時間et，510xtline是一幀的時間。
hb、vb、st、et時間一般有暫存器可以進行設定，st、et一般很少動採用預設值即可,hb、vb決定了sensor輸出的最大幀率，hb、vb也不是可以無限小的，需要大於某個最小值，值太小影象邊緣會出現花邊。hsync、vsync可以在低電平輸出有效資料，也可以在高電平輸出有效資料，pclk可以上公升沿出資料也可以下降沿出資料，sensor一般都開放了暫存器來設定hsync、vsync、pclk的極性，極性設定應該與平台抓資料時採用的極性相一致，如vsync、hsync極性錯誤會引起黑屏，pclk極性錯誤會引起花屏。dvp介面是靠hsync、hsync中斷訊號檢測有效幀的，data線發生錯位、開路、短路、相位差，並不會引起出不了影象，只是影象不正常而已，越高位的data線出問題花屏就越嚴重，d7>d6…>d1>d0。
pclk、d0、d1都是高頻訊號線(低位變化更加頻繁)，layout時注意遮蔽干擾、不可與其它高頻線併排或重疊走線，最好用gnd線或者低頻線(如d7、d6)隔開。
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