fpga ram(2)
ram的讀寫測試，利用signaltap ii進行板級測試
錯誤經驗積累：
signaltap ii軟體在訊號測試的時候，有的訊號是紅色的，無法進行除錯，這是因為這個訊號在編譯的時候被綜合掉了，正確的做法是把這個訊號，作為輸出訊號。
module ram(input clk,input rst_n,output [7:0] ram_rd_data);
//wire define
wire ram_wr_en; //ram 寫使能
wire ram_rd_en; //ram讀使能
wire [4:0] ram_addr;
wire [7:0] ram_wr_data; //ram寫資料
//讀寫模組
ram_rw u_ram_rw(
.clk(clk),
.rst_n(rst_n),
.ram_wr_en(ram_wr_en),
.ram_rd_en(ram_rd_en),
.ram_wr_data(ram_wr_data),
.ram_addr(ram_addr)
);ram_1port ram_1port_inst (
.address ( ram_addr ),
.clock ( clk),
.data ( ram_wr_data ),
.rden ( ram_rd_en ),
.wren ( ram_wr_en ),
.q ( ram_rd_data )
); endmodule
//讀寫控制模組
module ram_rw(
input clk,
input rst_n,
output ram_wr_en,
output ram_rd_en,
output reg [4:0] ram_addr,
output reg [7:0] ram_wr_data
);reg [5:0] rw_cnt; //讀寫控制器
//讀寫控制器，計數器範圍0-63
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
rw_cnt<=6』d0;
else
if(rw_cnt==6』d63)
rw_cnt<=0;
else
rw_cnt<=rw_cnt+1;
end//寫使能訊號產生
assign ram_wr_en=(rw_cnt>=0&&rw_cnt<=31)?1:0;
//寫使能訊號產生
assign ram_rd_en=(rw_cnt>=32&&rw_cnt<=63)?1:0;
//寫資料訊號
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
ram_wr_data<=0;
else if(rw_cnt>=0&&rw_cnt<=31)
ram_wr_data<=ram_wr_data+1;
else
ram_wr_data<=0;
end//讀寫位址訊號 範圍0-31
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
ram_addr<=0;
else if(ram_addr==31)
ram_addr<=0;
else
ram_addr<=ram_addr+1;
endendmodule
之前進行板級測試的時候，沒有把ram_rd_data作為輸出訊號，導致無法觀測ram_rd_data的輸出。
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