2. 傳輸協議
3. 小結
採用序列同步全雙工的傳輸方式，工作頻率可以達到2.5ghz。
代表著傳統並行匯流排向高速序列匯流排發展的時代的到來
為了相容之前的pci匯流排裝置，雖然pcie是一種序列匯流排，無法再物理層上相容pci匯流排，但是在軟體層上面卻是相容pci匯流排的
和很多的序列匯流排一樣，pcie採用了全雙工的傳輸設計，即允許在同一時刻，同時進行傳送和接收資料。
裝置a和裝置b之間通過雙向的link相連線，每個link支援1到32個通道（lane）。由於是序列匯流排，因此所有的資料（包括配置資訊等）都是以資料報為單位進行傳送的。採用了差分對進行收發，以提高匯流排的效能。
pcie匯流排的基本結構包括根元件（root complex）、交換器（switch）和各種終端裝置（endpoint）。根元件可以整合在北橋晶元中，用於處理器和記憶體子系統與i/o裝置之間的連線，而交換器的功能通常是以軟體形式提供的，它包括兩個或更多的邏輯pci到pci的連線橋（pci-pci bridge），以保持與現有pci相容。下圖即為pcie匯流排的拓撲結構圖。目前，幾乎除了與記憶體的連線之外，其他的連線都是使用pcie匯流排的
pcie的連線是建立在乙個單向的序列的（1-bit）點對點連線基礎之上，這稱之為通道（lane）。這一點上pcie連線與早期pci連線形成鮮明對比，pci連線基於匯流排控制，所有裝置共享雙向32位並行匯流排。pcie是乙個多層協議，由事務層，資料交換層和物理層構成。為了便於跨平台使用，pcie匯流排體系結構採用分層設計。pcie體系結構如圖2所示。它共分為四層，從下到上分別為：物理層（physical layer）、資料鏈路層（link layer）、處理層（transaction layer）和軟體層（software layer）
事物層事務層定義了pcie匯流排使用匯流排事務，其中多數匯流排事務與pci匯流排相容。這些匯流排事務可以通過switch等裝置傳送到其他pcie裝置或者rc。rc也可以使用這些匯流排事務訪問pcie裝置。事務層接收來自pcie裝置核心層的資料，並將其封裝為tlp(transaction layer packet)後，發向資料鏈路層。此外事務層還可以從資料鏈路層中接收資料報文，然後**至pcie裝置的核心層。
資料鏈路層
資料鏈路層保證來自傳送端事務層的報文可以可靠、完整地傳送到接收端的資料鏈路層。來自事務層的報文在通過資料鏈路層時，將被新增sequence number字首和crc字尾。資料鏈路層使用ack/nak協議保證報文的可靠傳遞。
物理層兩個pcie裝置之間的連線成為「鏈結」，這形成1組或更多的傳輸通道。各個裝置最少支援1傳輸通道（x1）的鏈結。也可以有2，4，8，16，32個通道的鏈結，如各種不同長度的插槽。
pcie引入了嵌入式時鐘的技術（embedded clock），即傳送端不再向接收端傳送時鐘，但是接收端可以通過8b/10b的編碼從資料lane中恢復出時鐘。
pcie相對於pci匯流排的另乙個大的優勢是其的scalable performance，即可以根據應用的需要來調整pcie裝置的頻寬。如需要很高的頻寬，則採用多個lane（比如顯示卡）；如果並不需要特別高的頻寬，則只需要乙個lane就可以了（比如說網絡卡等）。
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