觸發器的基本特點
觸發器是組成時序邏輯電路的基本單元電路，它是一種有記憶功能的邏輯部件。觸發器的基本特點是：
(1)具有兩個互補輸出端q和/q；
(2)具有「0」態和「1」態兩個穩定狀態；
(3)在外部訊號作用下可實現狀態轉換，即翻轉；
(4)外部訊號消失時具有記憶功能，這就使得觸發器能夠記憶二進位制資訊。
按照穩定工作狀態分，可分為雙穩態觸發器、單穩態觸發器、無穩態觸發器(多諧振盪器)等；按照邏輯功能劃分，可分為rs觸發器、d觸發器、t觸發器、jk觸發器等幾類；按照電路結構劃分，可分為基本rs觸發器、同步觸發器(時鐘控制的觸發器)、主從型觸發器、維持-阻塞型觸發器和邊沿觸發器等幾種型別。觸發器的電路結構不同，其觸發翻轉方式和工作特點也不相同。具有某種邏輯功能的觸發器可以用不同的電路結構實現。按觸發方式劃分，可分為電平觸發和邊沿觸發。電平觸發有高電平觸發和低電平觸發兩種，而邊沿觸發有上公升沿觸發和下降沿觸發兩種。
觸發器邏輯功能的表示方法有：
(1)狀態表或功能表：狀態表中包括輸入激勵訊號取值，觸發器的原始狀態(亦稱初態)取值和翻轉後的狀態(亦稱次態)的取值。而功能表則只列出輸入激勵訊號取值和觸發器次態取值，比較簡潔。
(2)狀態方程：由狀態表歸納而列寫出的邏輯方程。
(3)狀態轉換圖。
(4)波形圖(又稱時序圖)：畫出對應輸入狀態波形的輸出狀態波形。
觸發器的電路結構與動作特點
由兩個與非門互耦而成的rs鎖存器【圖4.2.2(a)】是各種觸發器的基本單元電路，它有兩個低電平有效的資料輸入端(s--：置位輸入；r--：復位輸入)和一對互補的資料輸出端(q和q--)。q=1，q--=0時，鎖存器處於置位狀態；q=0，q--=1時，鎖存器處於復位狀態。s-- 和 r-- 有四種組合，如果s--無效，r--無效，鎖存器的狀態將與初態相同；如果s--有效，r--無效，鎖存器的狀態將為q=1，q--=0；如果s--無效，r--有效，鎖存器的狀態將為q=0，q--=1；如果s--有效，r--有效，鎖存器的狀態將是不確定的。如何理解最後一種輸入組合呢？
(a)電路結構
rs鎖存器可以(並且只可以)儲存乙個二進位制位，要麼儲存1，要麼儲存0。如果我們想儲存1，就在 s--端加上乙個負脈衝。所謂的負脈衝，就是乙個由高電平跳變到低電平，然後再由低電平跳變到高電平的訊號。當 s-- 由高電平跳變到低電平時，s--=0，r--=1，q=1，q--=0，鎖存器的狀態為1；當 s-- 由低電平跳變到高電平時，s--=1，r--=1，鎖存器的狀態保持不變，仍為1。換句話說，負脈衝到來時，鎖存器的狀態為1；負脈衝消失後，鎖存器維持這個一狀態。同理，如果我們想儲存0，我們就在 r-- 端加上乙個負脈衝。那麼，同時在 s-- 端和 r-- 端加上負脈衝是什麼意思呢？難道既要儲存1，又要儲存0？顯然，這種要求在邏輯上是矛盾的，也是無法實現的。我們不可能提出這種無理要求。
那麼，這種輸入組合又是怎麼出現的呢？哇！一定是干擾(或雜訊)在作怪！干擾的存在，可能會使鎖存器誤動作。假如我們要儲存「1」，我們就在s--端加上乙個負脈衝p1當p1到來時，s--=0，r--=1，q=1，q--=0。如果p1結束前，在 r-- 端出現乙個干擾脈衝p2，那 麼我們有s-- ＝0，r--＝0，q=1， q--=1，問題就發生了。問題發生後，我們可就三種簡單的情況進行分析。若p2比p1先消失，我們有 s--＝0，r--＝1，q=1， q--=0。在這種情況下，鎖存器的狀態為「1」；若p1比p2先消失，我們將有 s--＝1，r--＝0，q=1， q--=0，在這種情況下，鎖存器的狀態為「0」；還有一種情況是p2與p1同時消失，我們將有 s--＝1，r--＝1，
因為此前q=1， q--=1，所以每個與非的輸入都是全「1」，由於這兩個與非門的傳輸延遲時間不同，因此工作速度稍快一些的與非門輸出率先為「0」，這將使另乙個與非門的輸出保持為「1」。由於干擾脈衝的出現和消失是隨機的，我們無法預知p2與p1哪個先消失。由於器件引數的離散性，我們也無法預知那個與非門的傳輸時間較短。所以，鎖存器的狀態將是不定的。
rs鎖存器的用途之一是構成「防抖動電路」。我們知道，資料通常經過機械開關輸入數字系統。機械開關動作時，觸點將會抖動。抖動是指開關的兩個觸點要經歷乙個常達數毫秒的接通、斷開，再接通、再斷開，迴圈往復，直至最後接通的過程。數毫秒的振盪在數字系統中是不可接受的。假如開關接通表示「1」，斷開表示「0」，我們將開關接通是期望輸入乙個「1」，結果卻輸入拉一連串的「1」和「0」。
鎖存器或觸發器易受干擾的影響。例如，rs鎖存器的初態為0，如果在 s--端出現乙個干擾脈衝，鎖存器的狀態將變成「1」。選通脈衝鎖存器【圖4.2.4(a)】就有一定的抗干擾能力。
我們看到，在cp的控制下，鎖存器並非隨時受輸入訊號的影響。只有當cp訊號為「1」時，輸入訊號才會起作用。cp訊號即時鐘訊號，時鐘訊號是數字系統的時間基準，用來協調(或同步)數字系統中各部分的動作。鑑於時鐘訊號的重要性，設計者們採取各種措施保證其訊號質量，使之避免干擾。在資料訊號不可靠而時鐘訊號相對可靠的條件下，採用窄時鐘脈衝將顯著提高鎖存器的抗干擾能力。
除了改善抗干擾能力，cp訊號還起另乙個作用：消除競爭冒險。假如r訊號由0變1，s訊號由1變0，理想情況下，q和 q-- 將同時變化，q由1變0，q--由0變1。實際上，由於傳輸路徑不同，r、s到達鎖存器會有時間差。我們不妨假設s訊號落後於r訊號△t秒。這樣，鎖存器將在△t秒內處於s=1，r=1的非正常工作狀態，輸出q=1， q--=1，這樣的輸出在數字系統內產生尖峰脈衝，導致邏輯錯誤。為了消除這種競爭冒險現象，我們可以引入cp訊號，cp訊號使鎖存器接收輸入訊號的時間至少推遲了△t秒，輸入訊號穩定後才允許鎖存器進行邏輯運算。這種情況下，cp訊號也叫選通脈衝。
rs觸發器動作特點
基本rs觸發器中，輸入訊號直接加在輸出門g1和g2上，所以在輸入訊號的全部作用時間裡，都能直接改變輸出端q和
的狀態，這種觸發方式稱為電平觸發方式。這就是基本rs觸發器的動作特點。
由於這個緣故，也把
(s)稱為直接置位端，把
(r)端稱為直接復位端。
例1 在圖(a)所示的由與非門組成的基本rs觸發器電路中，已知
和電壓波形如圖(b)所示，試畫出觸發器輸出端q和
的電壓波形。設觸發器的初始狀態為
解：根據已知輸入波形畫輸出波形的方法是：在輸入訊號的跳變處畫出虛線，劃分乙個個時間間隔，根據特性表畫出每一時間間隔內的輸出訊號電壓波形。
從圖(b)所示的波形圖中可以看出，在t2～t3和t6～t7時間內都出現了
==0的情況。但由於在t2～t3之後
首先跳變成高電平，所以觸發器的次態可以確定。但由於在t0～t7之後
和同時跳變為高電平，所以此時的次態就不定了。
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