2 上機實驗
使用原理圖和vhdl混合程式設計；–借助已程式設計好的元件。
有老師提供的驅動vhdl檔案，在經過編譯通過之後，建立原理圖符號。
得到如下圖所示：
使用原理圖進行設計：
原理圖設計成如上述所示；
乙個計數器加上兩個驅動；
數碼管與vhdl上面對應上；
除了**正確，還需要解決的是對於fpga的時鐘頻率進行分頻。來降低時鐘頻率。
1000分頻–vhdl
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port(clk: in std_logic;
clk_div1000: out std_logic);
end entity cnt10;
architecture rtl of cnt10 is
signal count: std_logic_vector(9 downto 0);
signal clk_temp: std_logic;
begin
process(clk)
begin
if(clk'event and clk='1') then
if(count="1111101000") then
count<="0000000000";
clk_temp<=not clk_temp;
else
count<=count+1;
end if;
end if;
end process;
clk_div1000<= clk_temp;
end architecture rtl;
7段數碼管繪製
import turtle,time def drawgap turtle.speed 0 設定畫筆速度 fastest 0 fast 10 normal 6 slow 3 slowest 1 turtle.turtle screen.delay 0 畫筆速度無延遲turtle.penup turt...
7段數碼管繪製
import turtle,datetime def drawgap 繪製數碼管間隔 turtle.penup turtle.fd 5 def drawline draw 繪製單段數碼管 drawgap turtle.pendown if draw else turtle.penup turtle....
7段數碼管繪製
import turtle,datetime def drawgap 繪製數碼管間隔 turtle.penup turtle.fd 5 def drawline draw 繪製單段數碼管 drawgap turtle.pendown if draw else turtle.penup turtle....