實驗背景：異或門是一種用途廣泛的閘電路。典型應用是作為加法器的單元電路。
vhdl**
第一種寫法：
library ieee;
--庫宣告
use ieee.std_logic_1164.all;
entity yihuomen is--實體
port
(a,b:in std_logic;
y:out std_logic)
;end yihuomen;
architecture one of yihuomen is--結構體
begin y<=
(a and
not b)or(
not a and b)
;end architecture one;
第二種寫法：
library ieee;
--庫宣告
use ieee.std_logic_1164.all;
entity yihuomen is--實體
port
(a,b:in std_logic;
y:out std_logic)
;end yihuomen;
architecture one of yihuomen is--結構體
begin y<=a xor b;
end architecture one;
（萌新的數電學習）用VHDL語言設計CPU
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乙個在求職路上掙扎的萌新
計畫這周辦完離校，下週開始去北京面試工作了，估計很少有時間能這樣靜下心來，沉澱自己的知識，寫寫部落格看看書了。大學是一所大專，不詳細說了，感謝大學帶了我入門，帶我走進了c asp.net的世界。看書學習的時候，總會有乙個想法，不知道有沒有人跟我一樣的。越看書，越學習，越感覺自己其實什麼都不會 當初能...