一、什麼是phase機制
uvm中的phase機制可以保證各元件例化的先後關係以及各元件例化後的連線關係，phase機制同樣允許在例化前對底層元件的配置，總的來說phase機制管理控制著**按一定順序進行，使得uvm**階段層次化
二、phase分類
phase總共有九種，分類如下表所示
run_phase說明
其中只有run_phase是任務，因此只有run_phase才消耗時間，這也使得run_phase可以做一些等待、激勵取樣等任務，同時run_phase又可以分為12個phase，如下圖
run_phase與這12個phase是並行的關係，如下圖所示
使用者可以使用run_phase或者另外12個phase，但不要混合起來使用，會導致執行關係的不明確
對於phase機制，這裡有一些建議：
（1）避免使用12個細分的phase；
（2）避免phase的跳躍；
（3）避免自定義phase的使用
UVM學習隨筆（2）phase機制
phase機制 phase的存在是為了解決 塊順序對 執行的影響，簡單來說就是在不同時間做不同的事，而不用將各種功能不同的 雜糅在一起。1 四個核心task phase 1 reset phase 對dut進行復位 初始化等操作 2 configure phase 對dut進行配置 3 main p...
UVM學習筆記 工廠機制1
一 工廠的優點 因為在大多數時候驗證工程師很多環境，這些環境很多在大體上是相似的，但又有一些方面有不同，因此就需要使用共通部分，而定製不同環境的獨特部分，而uvm的factory機制提供了乙個方法，可以更為方便在不改變環境結構層次的前提下的定製個環境的獨特部分，即替換驗證環境中已註冊的類或者例項，這...
uvm學習筆記（不斷更新中。。。）
記錄uvm學習和使用中的一些所得，與君共學，有異之處煩請指出 1 一般在test的main phase中啟動sequence。在uvm中，objection一般伴隨著sequence，通常只在sequence出現的地方才提起和撤銷objection。example my sequence seq p...