1、邊沿檢測（實現對訊號上公升沿或下降沿進行檢測）
//上公升沿檢測
`timescale 1ns/1ps
module edge_detect(
//system signals
input clk ,
input rst_n ,
input edge_signal ,
output pulse
);reg edge_reg0;
reg edge_reg1;
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
edge_reg0 <= 1'b0;
edge_reg1 <= 1'b0;
endelse begin
edge_reg0 <= edge_signal;
edge_reg1 <= edge_reg0;
endendassign pulse = ((~edge_reg1)&edge_reg0)?1'b1:1'b0;
endmodule
題目描述：幀頭frame_head來脈衝同時data_in會來資料，連續三次的資料都是8'h33時就輸出乙個脈衝。
`timescale 1ns/1ps
module frame_detect (
//system signals
input clk ,
input rst_n ,
input frame_head ,
input [7:0]data_in ,
output pulse
);reg out;
reg [1:0] state;
reg pulse_f;
integer s0=0;
integer s1=1;
integer s2=2;
integer s3=3;
//outputs
always @ (state)
begin
case (state)
s0:pulse_f = 1'b0;
s1:pulse_f = 1'b0;
s2:pulse_f = 1'b0;
s3:pulse_f = 1'b1;
default:
pulse_f = pulse_f;
endcase
end//states
always @ (posedge clk or negedge rst_n)
if(!rst_n)begin
state <= s0;
endelse if(frame_head)begin
case (state)
s0:begin
if(data_in == 8'h33)
state <= s1;
else
state <= s0;
ends1:
begin
if(data_in == 8'h33)
state <= s2;
else
state <= s0;
ends2:
begin
if(data_in == 8'h33)
state <= s3;
else
state <= s0;
ends3:
begin
if(data_in == 8'h33)
state <= s3;
else
state <= s0;
enddefault:
begin
state <= state;
endendcase
endassign pulse = pulse_f;
endmodule
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