自學數字設計，針對《數字系統設計教程》中部分思考題做整理
第2章思考題
1：verilog 語言有什麼作用？
3;為什麼可以說用verilog構成非常複雜的電路結構？
4:為什麼能用抽象的描述來完成設計具體的電路結構？
5：任意抽象的符合語法的verilog模組是否都可以通過綜合工具轉變為電路結構？
6：什麼叫綜合？
7：綜合是用什麼工具來完成的？
8:通過綜合產生的是什麼？產生的結果有什麼用處？
9：**是什麼？為什麼要進行**？
10：**可以在幾個層面上進行？每個層面上的**有什麼意義？
11：模組的埠怎麼描述？
12：在引用例項模組的時候，如何在主模組中連線訊號線？
13：如何產生連續的週期性測試時鐘？
14：如果不用initial，能否產生時鐘？
15：always與initial塊的區別？
16：為什麼說verilog可以用來設計數字邏輯電路與系統？
答：1.可以描述電路結構，既可以行為級描述，也可以結構描述；可以順序描述以及並行描述；可以控制延遲等；
2.module 與 endmodule
3.因為可以巢狀使用，各個模組之間可以構成乙個複雜的系統。同時該語言本身具有多種結構的描述語句。
4.因為有可以用比較抽象描述設計電路結構的語言
5.不能，還需要符合語法
6.通過綜合工具將行為級描述的模組通過邏輯網表自動轉化為門級形式的模組叫綜合
7.eda
8.產生由與門，或門和非門組成的加法器，比較器等組合邏輯。產生的模組很容易與某種工藝的基本原件對應起來，再通過布局佈線工具自動轉變為某種工藝的電路佈線結構。
9.對電路模組進行動態的全面測試，通過觀測被測試模組的輸出訊號是否符合要求可以除錯和驗證邏輯系統的設計和結構準確與否
10.前**，邏輯網表**，門級**和佈線後門級**；前三個可以除錯和驗證邏輯系統的設計與結構的準確性，發現問題並及時修改；後者分析設計的電路模組的執行是否正常。
11.用「.」表示被引用模組的埠
12.用小括號表示本模組與之連線的模組
13.always clock=~clock
14.不能，沒有initial塊就不知道時鐘訊號的初始值
15.initial 塊只執行一次，而always塊可以執行無數次
16.因為可以巢狀使用，且verilog語言擁有多種結構
數字設計自學 數字系統設計教程0 自寫思考題答案
自學數字設計，針對 數字系統設計教程 中部分思考題做整理 緒論思考題 1.什麼是數字訊號處理電路？它通常由哪些部分組成？2.為什麼要設計專用的訊號處理電路？3.什麼是實時處理系統？4.為什麼要用硬體描述語言來設計複雜的演算法邏輯電路？5.能不能完全用c語言代替硬體描述語言進行演算法邏輯電路的設計?6...
二級專案 數字系統設計 數字鐘系統設計
摘要 本專案旨在設計 乙個多功能數字鐘系統，實現了數字鐘的計時 校時，校分，校天 秒清零 保持當前計數 和整點報時等多種基本功能，還實現了鬧鐘，星期 計數等附加功能 並且編寫了匯程式設計序實現數字鐘功能。關鍵字 數字鐘 計時 報時 校時 鬧鐘 電路 匯程式設計序 一 課程設計的目的和要求 目的 小型...
設計數字時鐘
設計數字時鐘 40分 題目內容 按照下面要求定義乙個時鐘結構體型別 struct clock typedef struct clock clock 然後，程式設計實現將時鐘模擬顯示在螢幕上。注意 時鐘是24小時的。需要判斷輸入的資料是否合法。輸入樣例1 10,20,3 輸出樣例1 10 20 03 ...