今天參加了巨集晶微電子的線下筆試，雖然考的不算難，但是，自己腦子裡全是vhdl，verilog忘得差不多一乾二淨了，怎麼辦呢？腦子瘋狂的轉，但是已經無力回天了，所以機會都是給有準備的人的，這句話現在才切切實實的感受到，結果就不說了。不過呢，為了避免自己之後再次筆試時腦子因為記得東西過多而混亂，打算將記得的都記錄下來。
一共是6個題，直接上大題。
**一、格雷碼轉換；數位電路採用格雷碼的優點。
1、格雷碼的特點是任意兩組bai相鄰之間只有一位不同，其餘各位都相同，而且0和最大數（2的n次方減一）對應的兩組格雷碼之間也只有一位不同。
2、格雷碼是一種迴圈碼，它的特性使它在形成和傳輸過程中引起的誤差較小。如計數電路按格雷碼計數時，電路每次狀態更新只有一位**變化，從而減少了計數錯誤。
**二、 建立時間和保持時間概念；二者對輸出的影響。
1、建立時間（tsu：set up time）是指在時鐘沿到來之前資料從不穩定到穩定所需的最小時間，如果建立的時間不滿足要求那麼資料將不能在這個時鐘上公升沿被穩定的打入觸發器；
2、保持時間（th：hold time）是指時鐘上公升沿來臨之後資料需要保持穩定的最小時間，如果保持時間不滿足要求那麼資料同樣也不能被穩定的打入觸發器。
**三、用verilog語言編寫二選一多路選擇器（好像是實現四個功能（與門、與非門、或非門、非門））。
四、卡諾圖化簡並判斷競爭險象；競爭險象概念。
競爭(competition): 在組合邏輯電路中，某個輸入變數通過兩條或兩條以上的途徑傳到輸出端，由於每條途徑延遲時間不同，到達輸出門的時間就有先有後，這種現象稱為競爭。把不會產生錯誤輸出的競爭的現象稱為非臨界競爭。把產生暫時性的或永久性錯誤輸出的競爭現象稱為臨界競爭。
冒險(risk)：訊號在器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的製造工藝、工作電壓、溫度等條件的影響。訊號的高低電平轉換也需要一定的過渡時間。由於存在這兩方面因素，多路訊號的電平值發生變化時，在訊號變化的瞬間，組合邏輯的輸出有先後順序，並不是同時變化，往往會出現一些不正確的尖峰訊號，這些尖峰訊號稱為"毛刺"。如果乙個組合邏輯電路中有"毛刺"出現，就說明該電路存在冒險。
**五、阻塞賦值、非阻塞賦值的比較（後面兩個忘了）
六、n個數中隔a（常數）個數依次選出一位數，直至剩餘3位數，將選出的數順序輸出。（任意程式設計方法）（後面兩個忘了）
給自己許個願吧，下次的筆試面試會順利通過，穩穩拿到offer！
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