verilog中generate語句的用法
在verilog-2001中新增了語句generate，通過generate迴圈，可以產生乙個物件（比如乙個元件或者是乙個模組）的多次例化，為可變尺度的設計提供了方便，generate語句一般在迴圈和條件語句中使用，為此，verilog-2001增加了四個關鍵字generate，endgenerate, genvar, localparam，genvar是乙個新增的資料型別，用在generate的迴圈中的標尺變數必須定義為gnevar型別;
下面舉例說明generate的用法：
首先設計乙個1bit位寬的buffer_1：
//1bit width buffer_1
module buffer_1(
input wire in,
output wire out
); assign out = ~in;
endmodule
迴圈變數i必須是genvar型別的，不可以是reg型，integer型；
for迴圈之後的的begin最好加上乙個標號（block1）；
//8bit width buffer
module buffer_8(
input wire[7:0] din,
output wire[7:0] dout
);// generate block
genvar i;
generate
for(i=0; i<8; i=i+1) begin:block1
buffer_1 buffer_1_1(.in(din[i]), .out(dout[i]));
endendgenerate
endmodule
//testbench
module buffer_8_tb;
// reg & wire define area
reg [7:0] din;
wire[7:0] dout;
// instance the dut
buffer_8 buffer_8_1(
.din (din ),
.dout (dout )
);// generate the stimulate
initial begin
din = 8'd7;
#10; din = 8'd6;
#10; din = 8'd4;
#10; din = 8'd7;
#10; $finish();
endendmodule
定義genvar，作為generate種的迴圈變數。
generate語句中定義的for語句，必須要有begin，為後續增加標籤做準備。
begin必須要有名稱，也就是必須要有標籤，因為標籤會作為generate迴圈的例項名稱。
可以使用在generate語句中的型別主要有：
ü module（模組）
ü udp（使用者自定義原語）
ü 門級原語
ü 連續賦值語句
ü initial或always語句
基本結構如下：
genvar 迴圈變數名；
generate
// generate迴圈語句
// generate 條件語句
// generate 分支語句
// 巢狀的generate語句
endgenerate
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