一、串轉並轉換模組
串轉並就是將低3位訊號和輸入訊號一起賦值。因為經過轉換後，碼元速率會將為原來四分之一，所以設定4分頻時鐘，將其輸出。而並轉串就是不斷右移，取高位輸出。
module serial_par(
input clk,
input d,
output reg [3:0]q
);//四分頻模組
reg [13:0]cnt;
parameter n = 4;
reg clk_out;
always @(posedge clk)
begin
if(cnt == n/2 - 1)begin
cnt <= 14'b0;
clk_out <= ~clk_out;
end
else
cnt <= cnt + 1'b1;
endreg [3:0]data;
always @(posedge clk)
begin
data <= ;
endalways @(posedge clk_out)
begin
q <= data;
endendmodule
data_o <= ;
1輸入8輸出的串轉並模組的verilog**
module serial_parallel(
input clk,
input rst_n,en,
input data_i, //一位輸入
output reg [7:0] data_o //8位並行輸出
);always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0)
data_o <= 8'b0;
else if (en == 1'b1)
data_o <= ; //低位先賦值
//data_o <= ; //高位先賦值
else
data_o <= data_o;
endendmodule
1輸入8輸出的串轉並模組的verilog**
module serial_parallel(
input clk,
input rst_n,
input data_i,
output reg [7:0] data_o
);//msb first most significant bit 表示二進位制資料的最高位
reg [2:0] cnt; //計數器0-7
always @(posedge clk or negedge rst_n)begin
if(rst_n == 1'b0)begin
data_o <= 8'b0;
cnt <= 3'd0;
endelse begin
data_o[7 - cnt] <= data_i; 高位先賦值
cnt <= cnt + 1'b1;
endend/*
//lsb first (least significant bit) 表示二進位制資料的最低位
reg [2:0] cnt;
always @(posedge clk or negedge rst_n)begin
if(rst_n == 1'b0)begin
data_o <= 8'b0;
cnt <= 3'd0;
endelse begin
data_o[cnt] <= data_i; //低位先賦值
cnt <= cnt + 1'b1;
endend*/
endmodule
en為輸入有效脈衝，每四個脈衝輸出高電平
module par_serial(
input clk,
input [3:0]d,
input en,
output q
);reg[2:0]cnt;
always @(posedge clk)
begin
if(cnt == 3)begin
en <= 1;
cnt <= 0;
endelse begin
en <= 0;
cnt <= cnt + 1'b1;
endendreg[3:0]data;
always @(posedge clk)
begin
if(en)
data <= d;
else
data <= data << 1;
endassign q = data[3];
endmodule
先將八位資料暫存於乙個四位暫存器器中，然後左移輸出到一位輸出埠，這裡通過乙個「移位」指令。
1）用暫存器移位實現，8輸入1輸出的並轉串模組的verilog**
module parallel_serial(
clk, rst_n, en, data_i, data_o
);input clk, rst_n,en;
input [7:0] data_i;
output data_o;
reg [7:0] data_buf;
always @(posedge clk or negedge rst_i) begin
if (rst_i == 1'b0) begin
data_o <= 1'b0;
data_buf <= 8'b0;
endelse if (en == 1'b1)
data_buf <= data_i;
else
data_buf <= data_buf <<1; //將暫存器內的值左移，依次讀出
//data_buf <= ;
endassign data_o = data_buf[7];
endmodule
2）用計數器實現
module b_c(clk,rst_n,en,d,q);
input clk,rst_n;
input [3:0]d;
output reg en;
output reg q;
reg [3:0]count;
reg [3:0]data;
always @(posedge clk or negedge rst_n)
begin
if(rst_n==0)
begin
count<=0;
en<=0;;
data<=d;
q<=0;
endelse
begin
if(count<4)
begin
count<=count+1;
en<=1;
data<=;
q<=data[3];
endelse
begin
count<=0;
en<=0;
q<=0;
endend
endendmodule
verilog入門經驗（五） 並轉串
並轉串電路主要由時鐘 clk 復位訊號 rst 並行輸入訊號 pdin 序列輸出訊號 sdout 和使能訊號 en 組成。其它訊號都是名字意義，現在主要講下使能訊號。使能訊號表示開始執行並轉串操作，由於並轉串是移位操作，當一次並轉串完成後，需要重新載入待轉換的並行資料時，使能訊號要再起來一次。下面是...
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