通常討論邏輯電路時，只從抽象的邏輯角度進行描述，不考慮實際電路中必然存在的信
號傳輸時延和訊號電平變化時刻對邏輯功能的影響。邏輯門的傳輸時延以及多個輸入訊號變
化時刻不同步，可能會引起短暫的輸出差錯（俗稱毛刺），這種現象稱為邏輯電路的冒險現
象（簡稱險象）。險象的持續時間雖然短暫，危害卻不可忽視，尤其在驅動時序電路時，險象可能造成嚴重後果。
1.冒險現象的**
舉個例子
寫出圖所示電路的輸出訊號表示式，求出 acd=111 時的函式值。 設邏輯門的傳輸時延為 tpd，畫出波形圖，並判斷電路是否存在險象。
解題思路
分析圖所示電路
按照先寫邏輯函式表示式-列出真值表的步驟一步一步來
觀察左邊，當1比0數量多的時候，f的值才為1，正所謂少數服從多數，三人表決電路如是而已。
冒險現象的消除
7483 是具有先行進製功能的 4 位二進位制全加器，
先行進製設計改變了加法器的進製產生方式，使電路的
工作速度大幅提高，輸入/輸出端之間的最大時延僅為 4級門時延，7483的慣用邏輯符號如圖4-41所示。74283 與 7483 的邏輯功能完全相同，只是晶元管腳排列不同
如圖所示：
4 位以內二進位制數的加法運算用一片 7483 實現。例如，兩個 3 位二進位制數相加，只要 將兩個加數分別置於 a2a1a0和 b2b1b0，並將 a3、b3和 c0置 0，結果在 s3s2s1s0上輸出
超過四位的解決辦法
採用級聯擴充套件7483級聯實現兩個 7 位二進位制數相加的電路圖，注意高位晶元 7483（h）a3、b3置 0，兩 個 7 位二進位制數之和不超過 8 位，因此，結果由圖中 s7～s0輸出。注意，該電路兩個模組內部的進製是先行進製，而級聯模組之間的進製則是序列進製。
7483應用
4位全加器7483實現1位8421碼加法器
解題思路：
兩個 1 位十進位制數相加，和的取值範圍是 0～ 18，將該範圍內數值的二進位制數和 8421 碼列於表 4-21，以便尋找將二進位制結果轉換為 8421 碼的規律。 當數值在 10 以上時，應該用 2 位 8421 碼，個位用 d8d4d2d1表示，考慮到十位數僅為 0 或 1，8421 碼 為前3位為0，只有最低位是變數，表中用dc表示。 比較表中的二進位制數和 bcd 碼可以發現，當 n10≤9時，二進位制數與8421碼相同；當n10≥10時， 8421 碼比相應的二進位制數大 6。 判斷 n10≥10 的電路就用表中的 dc，當 c4=1、 或者 s3=1 且 s2和 s1中至少有乙個為 1 時，dc=1。 據此寫出表示式
當 dc=1 時，將(0110)2與 bcd 碼相加的輸出值 再相加，就可以實現輸出值的修正。完整的1位8421 碼加法器電路如圖 4-44 所示。
4 位二進位制數比較器 7485
7485 是採用並行比較結構（類似先行進製，以提 高比較速度）的 4 位二進位制數比較器，邏輯符號如圖 4-45 所示。a3～a0和 b3～b0是參加比較的兩個 4 位 二進位制數，a3和 b3分別是兩數的高位。ab 是級聯輸入端，兩個二進位制數相等時，比較結果由級聯輸入決定。晶元的級聯擴充套件時，級聯輸入端連線低 位晶元的比較輸出端。7485 的功能表如表 4-22 所示， 與真值表羅列輸入變數和輸出變數的取值不同，功能 表注重表示不同輸入條件下晶元的功能，是描述晶元邏輯功能最重要的手段。
7485的級聯擴充套件
7485 的三個級聯輸入端用於連線低位晶元的三個比較輸出端，實現比較位數的擴充套件。 圖 4-46 是用兩片 7485 級聯實現的兩個 7 位二進位制數比較器，參與比較的兩個 7 位二進位制數 是 a7～a1和 b7～b1，比較結果由***高位晶元輸出***。兩片 7485 中，高位晶元 7485（h）的兩 個最高位 a3和 b3置為相等（都置為 0，也可以都置為 1），低位晶元 7485（l）的級聯輸入 端「a=b」置 1，其餘兩個端子置 0，以確保當兩個 7 位二進位制數相等時，比較結果由***低位晶元的級聯輸入訊號決定***，輸出 a=b 的結果。
分析圖所示電路，已知輸入訊號 b3b2b1b0是 5421 碼。
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