邊界掃瞄器件典型特徵及邊界掃瞄測試訊號的構成。
如果乙個器件是邊界掃瞄器件它一定有下面5個訊號中的前四個：
1．tdi (測試資料輸入)
2．tdo (側試資料輸出)
3．tms (測試模式選擇輸入)
4．tck (測試時鐘輸入)
5．trst (測試復位輸入，這個訊號是可選的)
tms,tck,trst構成了邊界掃瞄測試埠控制器(tap controller)，它負責測試訊號指令的輸入，輸出，指令解碼等，tap controller是乙個16位的狀態機，邊界掃瞄測試的每個環節都由它來控制，所以要對tap controller有乙個比較清楚的了解。
在後續的文章中還會向大家介紹邊界掃瞄的其它方面。
邊界掃瞄為開發人員縮短開發周期，並且提供良好的覆蓋率和診斷資訊。在不了解ic內部邏輯的情況下快速的開發出優秀的測試程式。在未來的測試領域，邊界掃瞄將會得到廣泛的應用。
邊界掃瞄測試發展於上個世紀90年代，隨著大規模積體電路的出現，印製電路板製造工藝向小，微，薄發展，傳統的ict 測試已經沒有辦法滿足這類產品的測試要求。由於晶元的引腳多，元器件體積小，板的密度特別大，根本沒有辦法進行下探針測試。一種新的測試技術產生了，聯合測試行為組織（joint test action group）簡稱jtag 定義這種新的測試方法即邊界掃瞄測試。
2023年jtag正式由ieee的1149.1-1990號文件標準化，在2023年，加入了補充文件對邊界掃瞄描述語言（bsdl）進行了說明。從那時開始，這個標準被全球的電子企業廣泛採用。邊界掃瞄幾乎成為了jtag的同義詞。
在設計印刷電路版時, 目前最主要用在測試積體電路的副區塊，而且也提供乙個在嵌入式系統很有用的除錯機制，提供乙個在系統中方便的"後門"。當使用一些除錯工具像電路內模擬器用jtag當做訊號傳輸的機制，使得程式設計師可以經由jtag去讀取整合在cpu上的除錯模組。除錯模組可以讓程式設計師除錯嵌入式系統中的軟體 。
邊掃瞄測試是在20世紀80年代中期做為解決pcb物理訪問問題的jtag介面發展起來的，這樣的問題是新的封裝技術導致電路板裝配日益擁擠所產生的。邊界掃瞄在晶元級層次上嵌入測試電路，以形成全面的電路板級測試協議。利用邊界掃瞄－－自2023年以來的行業標準ieee 1149.1－－您甚至能夠對最複雜的裝配進行測試、除錯和在系統裝置程式設計，並且診斷出硬體問題。
通過提供對掃瞄鏈的io的訪問，可以消除或極大地減少對電路板上物理測試點的需要，這就會顯著節約成本，因為電路板布局更簡單、測試夾具更廉價、電路中的測試系統耗時更少、標準介面的使用增加、上市時間更快。除了可以進行電路板測試之外，邊界掃瞄允許在pcb貼片之後，在電路板上對幾乎所有型別的cpld和快閃儲存器進行程式設計，無論尺寸或封裝型別如何。在系統程式設計可通過降低裝置處理、簡化庫存管理和在電路板生產線上整合程式設計步驟來節約成本並提高產量。
ieee 1149.1 標準規定了乙個四線序列介面（第五條線是可選的），該介面稱作測試訪問埠（tap），用於訪問複雜的積體電路（ic），例如微處理器、dsp、asic和cpld。除了tap之外，混合ic也包含移位暫存器和狀態機，以執行邊界掃瞄功能。在tdi（測試資料輸入）引線上輸入到晶元中的資料儲存在指令暫存器中或乙個資料暫存器中。序列資料從tdo（測試資料輸出）引線上離開晶元。邊界掃瞄邏輯由tck（測試時鐘）上的訊號計時，而且tms（測試模式選擇）訊號驅動tap控制器的狀態。trst（測試重置）是可選項。在pcb上可序列互連多個可相容掃瞄功能的ic，形成乙個或多個掃瞄鏈，每乙個鏈都由其自己的tap。每乙個掃瞄鏈提供電氣訪問，從序列tap介面到作為鏈的一部分的每乙個ic上的每乙個引線。在正常的操作過程中，ic執行其預定功能，就好像邊界掃瞄電路不存在。但是，當為了進行測試或在系統程式設計而啟用裝置的掃瞄邏輯時，資料可以傳送到ic中，並且使用序列介面從ic中讀取出來。這樣資料可以用來啟用裝置核心，將訊號從裝置引線傳送到pcb上，讀出pcb的輸入引線並讀出裝置輸出。
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