Verilog不完整if else,case鎖存

僅在組合邏輯電路(電平觸發)中產生鎖存, 因時序邏輯電路本身具有儲存功能(邊沿觸發, 邊沿到來前保持原狀)

去掉注釋後:

// q=1'b0;//若寫q=q;仍鎖存器

(↑rtl analysis schematic if-else以上三種情況)

去掉注釋後:

↑僅此處無reg,因二選一選擇器不存值

module latchordff(

clk,
data,
enable,
q );
input clk,data,enable;
output q;
reg q;
always @(posedge clk) begin
case (enable) 
1'b1: q=data;
//1'b0: q=1'b0;
//default: q=1'b0;
endendmodule

module latchordff(

//clk,
data,
enable,
q );
input data,enable;
output q;
reg q;
always @(enable or data) begin
case (enable) 
1'b1: q=data;
//1'b0: q=1'b0;
//default: q=1'b0;//若寫q=q;仍鎖存器
endendmodule

補的內容不能鎖存(賦原值)

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