同步fifo的設計較為簡單，關鍵在於如何產生空滿訊號
有兩種實現方法：
1.利用計數器判斷，執行一次寫操作＋1，讀操作 - 1；
2.將fifo的位址位拓展一位，用最高位來判斷空滿。
**如下：
1.利用計數器計算儲存資料個數
module sync_fifo(
clk,
rst_n,
fifo_wr_en,
fifo_rd_en,
fifo_wr_data,
fifo_full,
fifo_rd_data,
fifo_empty,
fifo_usedw);
parameter fifo_width = 8;
parameter fifo_depth = 512;
parameter fifo_addr = 9;
input clk;
input rst_n;
input fifo_wr_en;
input fifo_rd_en;
input [fifo_width-1:0] fifo_wr_data;
output fifo_full;
output fifo_empty;
output [fifo_width-1:0] fifo_rd_data;
output [fifo_addr-1:0] fifo_usedw;
reg [fifo_addr-1:0] rdaddress;
reg [fifo_addr-1:0] wraddress;
reg [fifo_addr-1:0] data_cnt;
//空滿標誌生成
assign fifo_full = (data_cnt == fifo_depth )?1'b1:1'b0;
assign fifo_empty = (data_cnt == 0)?1'b1:1'b0;
//讀位址
always@(posedge clk or negedge rst_n)
if(!rst_n)
rdaddress <= 0;
else if( fifo_rd_en && ~fifo_empty )
rdaddress <= rdaddress + 1'b1;
//寫位址
always@(posedge clk or negedge rst_n)
if(!rst_n)
wraddress <= 0;
else if( fifo_wr_en && ~fifo_full )
wraddress <= wraddress + 1'b1;
ram ram(
.clock ( clk ),
.data ( fifo_wr_data ),
.rdaddress ( rdaddress ),
.wraddress ( wraddress ),
.wren ( fifo_wr_en ),
.q ( fifo_rd_data )
); //fifo儲存資料個數
always@(posedge clk or negedge rst_n)
if(!rst_n)
data_cnt <= 0;
else if(fifo_wr_en && ~fifo_rd_en && ~fifo_full)
data_cnt <= data_cnt + 1;
else if(fifo_rd_en && ~fifo_wr_en && ~fifo_empty)
data_cnt <= data_cnt - 1;
else
data_cnt <= data_cnt;
assign fifo_usedw = (512-data_cnt);
endmodule
module sync_fifo(
clk,
rst_n,
fifo_wr_en,
fifo_rd_en,
fifo_wr_data,
fifo_full,
fifo_rd_data,
fifo_empty);
parameter fifo_width = 8;
parameter fifo_depth = 512;
parameter fifo_addr = 9;
input clk;
input rst_n;
input fifo_wr_en;
input fifo_rd_en;
input [fifo_width-1:0] fifo_wr_data;
output fifo_full;
output fifo_empty;
output [fifo_width-1:0] fifo_rd_data;
reg [fifo_addr-1:0] rdaddress;
reg [fifo_addr-1:0] wraddress;
reg [fifo_addr:0] rdaddress_e;
reg [fifo_addr:0] wraddress_e;
assign rdaddress = rdaddress_e[fifo_addr-1:0];
assign wraddress = wraddress_e[fifo_addr-1:0];
//空滿標誌生成
assign fifo_full = (rdaddress_e[fifo_addr] != wraddress_e[fifo_addr] && rdaddress == wraddress )?1'b1:1'b0;
assign fifo_empty = (rdaddress_e == wraddress_e)?1'b1:1'b0;
//讀位址
always@(posedge clk or negedge rst_n)
if(!rst_n)
rdaddress_e <= 0;
else if( fifo_rd_en && ~fifo_empty )
rdaddress_e <= rdaddress_e + 1'b1;
//寫位址
always@(posedge clk or negedge rst_n)
if(!rst_n)
rdaddress_e <= 0;
else if( fifo_wr_en && ~fifo_full )
rdaddress_e <= rdaddress_e + 1'b1;
ram ram(
.clock ( clk ),
.data ( fifo_wr_data ),
.rdaddress ( rdaddress ),
.wraddress ( wraddress ),
.wren ( fifo_wr_en ),
.q ( fifo_rd_data )
);endmodule
fifo的rdata 同步FIFO設計
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