5. 實現乙個雙邊沿取樣電路，時序電路圖如下
**實現： 方案一中的方式會有乙個問題，那就是會出現毛刺現象出現，因為觸發器是有乙個時延的tcq,如果採用邏輯門設計的時候就有可能出現競爭冒險現象
方案一：
module top_module (
input clk,
input d,
output q
);
reg temp1, temp2;
always @ (posedge clk) begin
temp1 <= d;
endalways @ (negedge clk) begin
temp2 <= d;
endassign q = clk ? temp1 : temp2;
endmodule
module top_module(
input clk,
input d,
output q);
reg p, n;
// clk的上公升沿
always @(posedge clk)
p <= d ^ n;
// clk的下降沿
always @(negedge clk)
n <= d ^ p;
//在上公升沿時候，p=d^n, 則q=d^n^n=d;
//在下降沿時候，n=d^p, 則q=p^d^p=d;
//載入乙個新值時會取消舊值。
assign q = p ^ n;
// 這樣寫是無法綜合的
/*always @(posedge clk, negedge clk) begin
q <= d;
end*/
endmodule
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