計組課程問題記錄 個人向

2021-10-01 11:51:14 字數 855 閱讀 4341

1、五級流水線cpu設計中,**結果均正確,使用時鐘上公升沿變化得不到正確的板上執行結果,而使用時鐘下降沿變化可以得到正確執行結果的原因。

2、5.10.5和5.10.6

多級頁表可以節省儲存頁表所需的記憶體總量嗎?

3、觸發器如何在流水線初始階段使能訊號還是未知時工作?

比如en需要流水線后級的資料參與產生的時候,剛開始流水線后級還沒有資料,en為x。

module flopr#(parameter width=8)

(input clk,en,

input [width-1:

0] d,

output reg [width-1:

0] q

); always @ (posedge clk)

if(en) q<=d;

endmodule

一種方法:使用乙個reset初始化,使第一條指令充滿整個流水線,使能訊號便可以產生

module flopr#(parameter width=8)

(input clk,en,rst,

input [width-1:

0] d,

output reg [width-1:

0] q

); always @ (posedge clk or posedge rst)

if(rst) q<=d;

elseif(

~en) q<=d;

endmodule

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