最近一直在學習fpga程式設計的思想，如何才能讓自己擺脫c語言，做到眼中**，心中電路，這是我最近一直在思考的問題。讀了一下鋯石科技的fpga硬體語法篇後，我發現了很多自己平時寫verilog時沒有注意到的地方，帶有c語言影子的地方，在這裡總結一下，希望自己在日後寫verilog時不要再犯了
圖來自鋯石科技。
可見，對於狀態機的狀態編碼，我們應該使用格雷碼，還記得數電課老師說格雷碼一次只改變一位，一直不知道有什麼用，現在真的是恍然大悟！這樣可以避免毛刺，避免因為兩位變化不同步而進入錯誤狀態！
然後對於三段式狀態機
第三段：組合邏輯，根據狀態條件寫輸出
然後使用乙個d觸發器來寄存輸出值，這一點下文會講
在verilog中，時序電路用非阻塞賦值 <= ，組合邏輯使用阻塞賦值 = ，當電路較大時，容易分不清楚導致時序混亂，使用d觸發器來將其分開，是一種不錯的辦法，如下圖：
led_reg_n是組合邏輯中改變的，我們在組合邏輯中對其進行改變值得操作，然後在時序邏輯中，將其通過d觸發器賦值給led_reg，便實現了分離。
又如同這個計數器得寫法：
這樣的有點引用鋯石科技的話：
所以，請記住改變值用組合邏輯！然後再通過d觸發器時序邏輯傳出去！
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