FPGA按一下按鍵,對應埠輸出單個脈衝

對於fpga的verilog語言,,,規定乙個變數不能在多個always中被賦值.但是可以在多個alway塊中做判斷--結合狀態機思想

module

state(key,led,clk);
input key;//
輸入按鍵
input clk;//
輸入時鐘48m
output
reg led;//
輸出led
reg state=0;//
記錄按鈕狀態
reg[27:0] cnt=0;//
計數器always@(*)
begin
if(key == 0)//
按下了    state = 1;  //
狀態置一
else
if(cnt==48000000)//
到了計數值
state = 0;//
狀態復位
endalways@(posedge
clk)
begin
if(state == 1)//
如果狀態置一
cnt<=cnt+1
'b1;//開始計數
else
cnt<=0;//
鬆開或沒有按下,清零
endalways@(posedge
clk)
begin
if(state == 1)//
如果狀態置一
led <=1;//
燈亮else
led 
<=0
;end
endmodule

按下按鍵燈就會亮,如果一直按著燈就會一直亮(

if(key == 0)//按下了

state = 1;  //狀態置一
else if(cnt==48000000)//到了計數值
state = 0;//狀態復位

一開始請教的群裡的大神給的**--狀態機思想

module relay(input clk,//

輸入時鐘
input rst,//
輸入復位
input a,  //
輸入訊號
output
reg b//
輸出);
reg[3:0] current_state=0,next_state=0;//
現在的狀態,下乙個狀態
reg[27:0] state_cnt=0;//
狀態計數
localparam sidle_state=0;//
空閒localparam sinput_high=1;//
輸入高localparam sinput_low=2;//
輸入低localparam soutput_pluse=3;//
輸出always@(posedge clk or
negedge
rst)
begin
if(~rst)
current_state 
<= sidle_state;//
復位空閒
else
current_state 
<= next_state;//
把下乙個狀態給它
endalways@(*)
begin
case
(current_state)
sidle_state:
//空閒態
begin
if(a==1)//
輸入為高
next_state <= sinput_high;//
賦為輸入高
else
next_state 
<= current_state;//
賦為空閒
endsinput_high:
//輸入高
begin
if(a==0
)        next_state = sinput_low;//
賦為輸入低
else
next_state = current_state;//
賦為空end
sinput_low:
//輸入低
begin
next_state = soutput_pluse;//
賦為埠輸出模式
endsoutput_pluse:
begin
if(state_cnt == 48000000
)        next_state =sidle_state;
else
next_state = current_state;//
現在的狀態
enddefault: next_state =sidle_state;
endcase
endalways@(posedge clk or
negedge
rst)
begin
if(~rst)
begin
b<=0
;    
endelse
begin
case
(next_state)
sidle_state:
//如果是空閒狀態
begin
endsoutput_pluse:
//如果是輸出狀態
b<=1;//
輸出高default
:            b
<=0
;        
endcase
endend
always@(posedge clk or
negedge
rst)
begin
if(~rst)
state_cnt 
<= 0
;        
else
if(next_state != current_state)//
如果上乙個狀態和現在的不一樣
state_cnt<=0
;    
else
state_cnt
<=state_cnt+1
'b1;
endendmodule

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