vhdl語言的一大特點是「自頂向下」進行硬體設計。這樣的方式能最大化利用介面的優點。從系統的觀點來看，這是層次化的設計，有利於擴充套件。
元件例化，簡單來說就是將以前設計的實體當做本設計的乙個元件，然後利用vhdl語句將各元件之間的連線關係描述出來。元件例化語句由兩部分組成，一部分是元件定義，即將現成的設計實體定義為本設計的元件。第2部分是元件連線關係對映，即描述各個元件之間的連線關係。
元件例化語句一般格式如下
--元件定義部分
component 元件名 is
[generic(類屬表)];
port(埠列表);
end component 元件名;
--元件對映部分
例化名1:元件名1 port map(元件埠名=>連線埠名,...);
......
例化名n:元件名n port map(元件埠名=>連線埠名,...);
生成語句在設計中常用來複製多個相同的並行元件或者設計單元電路結構。一般有下面兩種格式。
for 迴圈變數 in 取值範圍 generate
說明語句;
begin
並行語句;
end generate;
if 條件 generate
說明語句;
begin
並行語句;
end generate;
硬體描述語言VHDL 並行語句
並行語句是是硬體描述語言的特殊之處，這也是硬體描述語言不可少的一部分。硬體電路例如 匯流排，它需要多個輸入。這個時候，我們必須併發的給出匯流排上的資料。軟體程式語言也有併發，但是在效能要求不是苛刻的情形下，無需使用併發。軟體的併發由多執行緒和多程序來實現。在vhdl中，併發語句是同時執行的。它們的書...
EDA硬體描述語言VHDL（二）
乙個完整的vhdl程式 稱為設計實體。1 庫和程式包呼叫宣告語句構成的模組 2 描述電路訊號埠和引數通道的實體模組 3 具體描述電路功能的結構體模組 entity 實體名 is generic 引數名 資料型別 port 埠表 資料型別 end entity 實體名 1 實體名 實體名最好根據相應電...
Verliog HDL硬體描述語言學習筆記
第一次寫，這算自己的 作，多少還是有點緊張。寫這篇文章主要有兩個目的 一是想記錄一下自己對於verliog的學習程序 二是想分享一下自己的一些學習心得。如果有什麼地方寫的不足的地方或者什麼不對的地方還請大家多多指教。以下所有內容僅僅屬於個人見解，歡迎交流。數字積體電路設計流程 還有在這裡我想問一下類...