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fpga
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在fpga設計或者ic設計中，latch是一種對脈衝電平敏感的儲存單元路徑，可以在特定輸入脈衝作用下改變電平。但由於往往設計為同步設計，latch不可避免的毛刺是不願意看到的；這種毛刺對下一級電路及時序收斂很不利，因而在設計中需要避免。
關於latch的產生，大多說人首先想到的是由於verilog**中在if-else結構中缺少else或case結構中缺少default所導致，因此也往往在設計中要求if-else結構和case結構要寫完整。但完整的if-else結構或case結構就能完全避免latch的產生麼？我們看下列兩段**：
always @(*)
begin
if(enable)
data_out1=ina;
else
data_out2=ina;
end
同樣，下述**綜合後也會提示有latch生成：
上述**之所以產生latch，個人觀點：待賦值變數在個別分支條件下缺少相應賦值，即**風格的問題。故為避免latch的產生，個人認為應做到如下幾點：
1. if-else 和case-default必須配套，也就是出現if 必須出現else與之配套；有case必須在後面寫乙個default，針對case語句也可以增加綜合指令 //synopsys full_case指令省略default語句。
2.在所有條件下，對訊號都進行賦值，同時單個always模組盡量只對單一變數進行賦值。
最後就sirf 2023年面試題為例進行說明
下面哪種寫法會產生latch？為什麼？
（1）
always @(*)
begin
if(d)
a = b;
end（2）
always @(*)begin
if(d)
a = b;
else
a = a;
end（3）
always @ (b or d)
case(d)
2』b00: a=b>>1;
2』b11: c=b>>1;
default:
begin
a=b;
c=b;
endendcase
（4）always @(b or d)
begin
a = b;
c = b;
case (d)
2』b00: a = b >> 1;
2』b11: c = b >> 1;
endcase
end(5)always@(b or d)
begin
case (d) //synopsys full_case
2』b00: a = b >> 1;
2』b11: c = b >> 1;
endcase
end
**（2）if-else結構完整但由於為組合邏輯，而組合邏輯要想產生記憶功能，只能綜合成鎖存器
**（3）中由於並未在所有情況下對所有訊號值賦值故會產生latch
**（4）中由於在選擇語句之前給訊號賦乙個初值，故不會產生latch。但該種**風格是按照軟體的思維方式書寫，故而不推薦使用，針對這種**風格，針對時序電路也可以應用，下列兩種**綜合出的電路沒有差別，但不推薦第一種風格
綜合電路圖
**（5）中雖然有 //synopsys full_case但是依舊並未在所有情況下對所有訊號值賦值故會產生latch（ //synopsys full_case只能省掉default）。
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