這裡的移位暫存器不是簡單的向左移位將序列輸入轉換為並行輸出，而且要保留最後乙個週期的輸入數作為下一次輸出的最高位，**如下所示：
module shift_reg(
clk,rst,din,dout//,ordy
);input clk;
input rst;
input [7:0] din;
output [31:0] dout;//4個週期
//output ordy;
reg [1:0] count;
//reg aaa;
//3分頻時鐘，占空比33%
always @ (posedge clk or posedge rst) begin
if (rst) begin
count <= 0;
// aaa <= 0;
endelse if (count == 2'b10) begin
count <= 0;
// aaa <= 1;
endelse begin
count <= count + 1;
// aaa <= 0;
endend
reg [31:0] zuobiancunchu;//256*6
reg rstdelay;
//移位暫存器，0001,0012,0123,,2345,3456.,5678,6789,【789 10】，不斷左移，帶黑框的進入fft模組
always @ (posedge clk or posedge rst)
begin
if (rst)
begin
zuobiancunchu <= 0;
rstdelay <= 1;
endelse if (rstdelay)
begin
zuobiancunchu[7:0] <= din;//第乙個週期
rstdelay <= 0;
endelse begin
zuobiancunchu <= ;//左移，後輸入的數在低位
endend
reg [31:0] zuobian;
reg qushudelay;
always @ (posedge clk or posedge rst)
begin
if (rst)
begin
zuobian <= 0;
qushudelay <= 1;
endelse if (count == 2'b01 && qushudelay == 1)
begin//qushudelay == 1時，暫存器為0123
qushudelay <= 0;
endelse if (count == 2'b01)
begin
zuobian <= zuobiancunchu;
endend
assign dout = zuobian;
endmodule
雖然是每4個週期輸出一次，但是實際更新的數只有3個週期；只是在第一次輸出時要等待4個週期，此時按照規律有點麻煩，可以按上述**所示提前1個週期輸出，即假如本來是每3個週期輸出一次，在count=2時的輸出改變為提早乙個週期輸出，即在count=1輸出，只是在第一次輸出時需要將第一次count=1排除，所以要加標誌位qushudelay;
左移暫存器vhdl 移位暫存器的VHDL設計
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