簡單的makefile用法

cc = gcc

#cflags = -g -ddebug -lm -wall -i object -i vm -i compiler -i parser -i include -i cli -i gc -w -wstrict-prototypes -wmissing-prototypes -wsystem-headers
cflags = -g -lm -wall -i object -i vm -i compiler -i parser -i include -i cli -i gc -w -wstrict-prototypes -wmissing-prototypes -wsystem-headers
target = spr
dirs = object include cli compiler parser vm gc
cfiles = $(foreach dir, $(dirs), $(wildcard $(dir)/*.c))
objs = $(patsubst %.c, %.o, $(cfiles))
$(target):$(objs)
$(cc) -o $(target) $(objs) $(cflags)
clean:
-$(rm) $(target) $(objs)
r: clean $(target)

目標：依賴1 依賴2 依賴3 ... 依賴n

[\t]    命令

比如：main:tool.c main.c

gcc -c main

另外makefile裡面也是可以寫變數的，比如 cc = gcc

那麼cc就表示gcc

使用變數的時候需要遵守   $(變數名)  的格式

makefile是遞迴編譯的，也就是說先編譯依賴，等依賴都編譯完了最後編譯目標

還有一種沒有依賴的目標，我們稱為偽目標，它在make階段不會執行，但是可以使用make 目標名的格式來執行

基本的MAkefile用法

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makefile用法入門

tool.c和main.c聯合編譯 注意tool.c中不能以main函式開頭，只能是其他的任意函式，同時需要包含tool.c函式宣告的標頭檔案tool.h int find max int arr,int n include tool.h intfind max int arr,int n retu...

簡單的makefile例子

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