TI高速ADC基礎 SLAA510（三）

5.交織取樣

高階使用者通常推動adc snr和取樣速度的極限。如果當前最高端的adc的snr或者取樣速度仍不能滿足使用者要求，那麼交織取樣是乙個可行的解決方案。

下圖所示為adc交織取樣：

兩個adc的模擬輸入併聯連線，取樣時鐘相差180度，從而實現取樣速度翻倍。取樣速度翻倍有兩個好處，其一是提高的取樣訊號頻寬，基二是交織取樣將噪底在更寬的頻寬上進行擴充套件，可將噪底降低3db，如下圖所示：

單片adc噪底計算公式如下：

當多片adc交織時，噪底計算公式如下：

兩片或多片adc交織也帶來了另外的設計挑戰。adc之間的dc偏移的差異會在特定位置產生頻譜分量。adc之間的增益差異、inl差異和時鐘相位誤差會在時鐘和模擬輸入混頻的位置產生頻譜分量。

幸運的是，這些頻譜分量的位置是已知的。但是，但是這些誤差及誤差幅度隨溫度漂移，導致頻率規劃非常困難。

下圖所示為2片、3片、4片和5片adc交織的頻譜圖，假定選用的adc為理想14bit adc，且偏移誤差<15lsb，增益誤差<0.3%。

由上圖可知，儘管adc的誤差較小，但仍會造成較大的雜散響應。

設計者需要設計相應的經溫度補償校正的模擬或數字濾波器，濾除這些雜散。

6.adc取平均

提高單片adc snr效能的另一方法是對兩片或多片adc取平均。對兩片adc取平均，可以將snr提高3db。

這種取平均技術降低了adc之間的非相關雜訊，包括熱雜訊、內部adc參考雜訊或非確定孔徑時鐘抖動。相反地，取平均技術並不會降低了adc之間的相關雜訊，包括adc設計固有的失真、adc外部時鐘和模擬輸入的通用誤差（common error）。

假定各片adc的snr相同，則4片取平均可將系統snr提高6db，而提高20db需要100片adc取平均，計算公式如下：

如前所述，孔徑時鐘抖動是非相關雜訊源。假定所有adc具有相同且隨機的孔徑時鐘抖動，下式可用於計算系統所能容忍的最大外部時鐘抖動：

7.抖動（dithering）

adc具有確定性和系統性的錯誤，且具有重複性。理論上，可以通過新增乙個低量級的隨機雜訊來最大限度地減少這些錯誤。新增低量級隨機雜訊，以改善 adc 失真的過程稱為抖動（dithering）。

dithering的要點如下：

設計師要決定是否有必要採用dithering。dithering是一項複雜的技術，在決定採用前必須深刻理解其內涵。