chapter1
電子設計設計自動化—eda（electronics design automation）
與硬體描述語言—hdl（ hardware description language）
part1：
1.top-down設計方法
eda一般採用自頂向下的設計方法，也稱正向設計。
2.top-down設計方法的特點
（1）由於四個階段都有**–行為級**，rtl**，邏輯綜合**，後**。系統設計在早期就能發現設計問題並及時解決問題。
（2）自動化：第三階段邏輯綜合和第四階段物理實現皆可以用eda軟體自動實現。
3.top-down的優勢：
（1）提高設計一次成功率。
（2）大大縮短系統設計週期。
（3）易於系統規劃和專案管理。
（4）設計效率提高。
（5）通過設計共享，避免重複設計。
4.fpga/cpld與asic兩種物理實現
1.硬體描述語言（hdl）
hdl的生命力在於用它描述的實體的程式，即能被**，又能被綜合。通過**可驗證設計的正確性；通過綜合，抽象的設計描述將自動地自上而下轉化為實在的物理設計-邏輯圖，電路圖直至fpga或asic版圖。
2.vhdl的特點：
vhdl（very high speed integrated circuit hardware description language）超高速積體電路硬體描述語言
（1）通用性好，支援面廣。
（2）重用性好，與具體的工藝無關。
（3）可靠性高。
（4）從抽象角度描述電子實體行為能力強。
3.由hdl形成的第三種新方式：ip核（intellectual property core）智財權核
（1）軟核通過**加以驗證，固核通過fpga/cpld加以硬體驗證。
（3）固核硬化可以在軟體**以後，用fpga/cpld硬體測試來驗證asic功能，這是因為fpga/cpld內部已經考慮了與asic相似的門級延遲和連線延遲。
（4）為什麼說硬核價值最高，為什麼要硬核軟化？
在fpga角度固核價值最高，在asic角度，硬核價值最高，因為硬核必須通過交換或**才能實現價值最大化。在硬核的交換過程中，ip提供者通常以黑匣子的方式提供給使 用者，通過將硬核軟化，即通過hdl對ip核進行行為級描述，使用該行為級描述時，既可以保護黑匣子裡的具體內容，又能通過進行ip**。
（5）fpga/cpld在eda設計中的作用：
①hdl程式通過fpga/cpld可以得到eda設計的最 終產品，在產品數量較小時快速占領市場。
②hdl程式通過fpga/cpld驗證可以形成 固核，具有一定的商業價值。
③hdl程式的fpga/cpld驗證可以用於asic功能的驗證。
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