leakage power隨著cmos電路工藝程序，功耗越來越大。
power domain的開關一般通過硬體中的timer和系統層次的功耗管理軟體來進行控制，需要在一下幾方面做trade-off：
1)可能節省的leakage power，
2)entry和exit的power和time消耗，
3)power sleep和active的頻率，
power gating可以完全關掉dynamic的power消耗，但是leakage只會減少，不會消失，因為power gating技術仍需要加入一些isolate cell
和retention cell，帶來leakage。
power gate對不同的sub-system的影響：
對於cache cpu system，power gating可以很大程度的減少leakage，消除dynamic power，但是cache內容的復原，需要花費
很大的time和energy；
對於peripheral system，device的driver可能需要特殊的initial hardware sequence，使得軟體的負擔加重；
對於multi-processor cpu，每當乙個core完成自己的task，都可以power gating，清除自己的cache，但是big-little的core呼叫
需要一定的演算法支撐。
外部power gating，要求板級中有多個voltage regulator，帶來相應的rc，增大了板級負擔，而且，switch time花費的太多。
所以現在多使用internel power gating。
乙個典型的power gate系統：
由於power gated block的輸出由於電容的存在，電壓丟失的比較慢，使得電壓在vt附近停留較長時間，可能出現狐電流(crowbar current)
所以需要加入isolate單元，同時支援兩個voltage的操作，提高timing closure。
為了能夠恢復到原來的狀態，還需要加入rentention register來代替regular的register。retention register會附加乙個shadow latch在
regular register之後，使用高vt單元來減少leakage，但是timing會不太好。
power switch的結構：fine grain power gating和coarse grain power gating。
fine grain power gating表示，每個switch都放在cell內部。這樣使得面積增大1x-3x。
這樣做的優勢：可以更好的控制由於ir-drop而導致的timing問題。
coarse grain power gating，乙個block的gates擁有一組switch cell。比較節約面積。
但是這樣的設計，必須控制好起電的衝擊電流，控制power network中的ir-drop。
目前使用最多。
power gating設計中的重點：
1)power switch的設計；
2)power gating controller的設計；
3)retention register和isolation cell的選擇及插入；
4)power gating對area和timing的影響；
5)clock和reset模組的設計；
6)power state transaction的verfication；
7)針對manufacturing的dft設計策略；
Power Gating的設計 架構
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