目標：測試struct不同情況的case，測試對比vivado的ir與我分解ir，再通過mps跑資料對比，還有直接用vivado跑出的結果，三者比較。
我的綜合結果測試流程：
1、將在:~/workspace/esl_0.2/cpan_test_1目錄下執行run.tcl，得出我的rm_struct.bc。
2、再通過mps跑綜合，在:~/workspace/esl_0.1_2019/esl_0.1/testcase/新建乙個資料夾pan，用於測試和存放綜合結果。
3、pan中需要包含boards、run.tcl、simulation、struct_variables.c和rm_struct.bc。（ps.檔名可在run.tcl進行修改）
4、生成的verilog檔案在output中
5、:~/workspace/hlstest/mps中存放綜合資料結果，新建乙個資料夾，包含main.sdc、simulation、synthesize.sh、verilog和vivado.tcl（ps. main.sdc 對應mps，內容為create_clock -period 10 -name clock [get_ports clk]）
6、將4中的output內檔案存入5中的verilog檔案中，./synthesize.sh，在hls_output/synthesis/mps_flow/main.xml可以看到綜合結果。
7、cycles需要用vivado進行**，配套檔案在5中的simulation資料夾中。
vivado hls處理c檔案得到a.o.3.bc在mps測試流程與上面幾乎一致。只需要修改步驟三中的run.tcl，其餘一樣。
1、a.o.3.bc檔案在~/workspace/hlstest/vivadohlsproject/11-6ptr/solution1/.autopilot/db中可得到。
vivado hls直接進行綜合**
1、通過vivado hls得出verilog檔案，該檔案在~/workspace/hlstest/vivadohlsproject/11-6ptr/solution1/syn/verilog中
2、新建乙個資料夾，包含main.sdc、simulation、synthesize.sh、verilog和vivado.tcl（ps. main.sdc 對應vivado，內容為create_clock -period 10 -name clock [get_ports ap_clk]）
3、將1中的verilog內檔案存入5中的verilog中，./synthesize.sh，在hls_output/synthesis/mps_flow/main.xml可以看到綜合結果。
通過指令碼跑綜合、**
1、cpan@smooth:~/workspace/esl_0.1_2019/esl_0.1/auto_test$ ls mps vivado_hls
分為兩個測試指令碼
2、當測試mps時，先在chstone.list存放需要處理的檔名，並將相應的bc檔案存入檔名對應的資料夾中，然後執行perl auto_run.pl -config config.tcl
注意需要修改chstone的呼叫位置，不同資料夾，修改引數路徑。
3、此時的板子型別為：xc7vx485tffg1761-2
4、跑綜合時間較長，可關閉aoto_run.pl中的# 3) synthesis verilog system ("perl synthesis.pl -test_case $case_file");
5、result.dat是觀察當前測試得出的**和綜合結果。
6、具體引數到project中的project/legupcase/simulation/sim.log看**結果，project/legupcase_vivado/synthesis/hls_output/synthesis/mps_flow/main.xml看綜合結果。
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