在資料處理的乙個週期內，為了避免同時對ram讀和寫，因此利用桌球操作將讀寫分開，在乙個週期內僅對一片ram讀，對另一片ram寫，下個週期後再換回來。因此，實際上一片ram的操作週期是兩個資料處理週期。
scyc ：資料處理週期
exsig ：ram切換訊號
wsig ：ram寫訊號
rsig ： ram讀訊號
addr1 ：ram1讀寫位址
addr2 ：ram2讀寫位址
dat_i ： ram寫資料
dat_o ：模組輸出資料
時序圖如下所示，在每個wsig和rsig訊號來時，在exsig為高電平時寫ram1、讀ram2，當exsig為低電平時，寫ram2.讀ram1，由此避免了在乙個scyc週期內對一片ram進行讀寫。
具體實現**如下：
always@(posedge clk,negedge rst_n)if(
!rst_n) begin
w1clk<=
1'b0;
w2clk<=
1'b0;
r1clk<=
1'b0;
r2clk<=
1'b0;
endelse
if(exsig==
1'b1)
if(wsig)
w1clk<=
1'b1;
else
if(rsig)
r2clk<=
1'b1;
else begin
w1clk<=
1'b0;
r2clk<=
1'b0;
endelse
if(exsig==
1'b0)
if(wsig)
w2clk<=
1'b1;
else
if(rsig)
r1clk<=
1'b1;
else begin
w2clk<=
1'b0;
r1clk<=
1'b0;
endelse begin
w1clk<=
1'b0;
w2clk<=
1'b0;
r1clk<=
1'b0;
r2clk<=
1'b0;
end
always@(posedge clk,negedge rst_n)if(
!rst_n) begin
addr1<=
5'd0;
addr2<=
5'd0;
endelse
if(r1clk)
addr1<=addr1+
1'b1;
else
if(r2clk)
addr2<=addr2+
1'b1;
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