1.sram在數學中對應靜態陣列。
(1)當給出資料位址（address），並被時鐘上公升沿取樣後，sram的資料輸出q端將會輸出儲存的資料；
(2)當sram處於儲存資料改寫狀態時，sram將會在時鐘上公升沿取樣資料輸入d端的訊號，並將其儲存到內部單元中。
sram的verilog**模型：
// a sram
module sram_6_8 #(parameter addr_width=6
,data_width=8
)(input [
data_width-1
:0] data,
input [
addr_width-1
:0] addr,
input we,
input clk,
output [
data_width-1
:0] q)
;reg [
data_width-1
:0] ram [2*
addr_width-1
:0];
reg [
addr_width-1
:0] addr_reg;
always@ (posedge clk) begin
if(we)
ram[addr]
<= data;
addr_reg <= addr;
endassign q = ram[addr_reg]
;endmodule
1.除以上的單口ram外，還有支援雙位址操作的ram，稱為雙口ram（dual port ram）。
2.雙口ram分為兩種：
(1)簡單雙口ram，採用單一時鐘，支援乙個讀位址口和乙個寫位址口；
(2)真雙口ram，支援兩個時鐘，同時支援完整的兩套位址讀寫。
簡單雙口ram的verilog模型：
module ram_6_8 #(parameter addr_width=6
,data_width=8
)(input [
data_width-1
:0] data,
input [
addr_width-1
:0] read_addr,
input [
addr_width-1
:0] write_addr,
input we,
input clk,
output [
data_width-1
:0] q)
;reg [
data_width-1
:0] ram [2*
addr_width-1
:0];
reg [
data_width-1
:0] q_out;
always@ (posedge clk) begin
if(we)
ram[write_addr]
<= data;
q_out <= ram[read_addr]
;//read old data!
endassign q = q_out;
endmodule
2.移位暫存器的另一種實現方式：通過雙口ram完成延遲：讀位址與寫位址相鄰，且每週期都移動乙個位置，並形成乙個固定差值，即延遲節拍數。
標準基於d觸發器的移位暫存器**如下：
module shift_reg_8_16 #(parameter taps=8
,width=16
)(input clk,
input rst_n,
input [
width-1
:0] d_in,
output [
width-1
:0] d_out);
generate
genvar i;
//利用generate語句自動生成並行多位移位暫存器
for(i =
0;i <
width
;i = i +1)
begin:shift_reg
reg [
taps-1
:0] r_reg;
wire [
taps-1
:0] r_next;
always@ (posedge clk or negedge rst_n)if(
!rst_n)
r_reg <=0;
else
r_reg <= r_next;
//更新移位暫存器狀態，可以在此處修改左移、右移或者狀態
assign r_next =
;assign d_out[i]
= r_reg[0]
;end
endgenerate
endmodule
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