Make 中的變數

在 makefile 檔案中，常使用變數來表示檔名，這樣更加方便.

定義變數，形式如：變數 = 檔名1 檔名2；

使用變數，形式如：$(變數)等效為：檔名1 檔名2；

make 中變數的使用機制類似於 c/c++ 中#define的使用機制；

乙個小例子：

# 定義變數

obj = a.o b.o
test : $(obj)    # 等效於 test : a.o b.o
cc -o test $(obj)
a.o = a.c a.h
cc -c a.c
b.o : b.c
cc -c b.c

通過=來實現：常規定義

這是最常見的使用方式，例子如下：

a1 = $(a2) // 可以使用 a2 來定義 a1

a2 = $(a3)
a3 = a.o

**通過 `:=` 來實現：受限常規定義** 這種方式不允許前面的變數通過後面的變數進行定義

# 正確的使用方式

a1 := a.o
a2 := $(a1) b.o
# 錯誤的使用方式
a1 := $(a2) b.o // 不允許使用 a2 來定義 a1
a2 = a.o

**通過 `+=` 來實現：追加定義** `+=` 可以實現變數追加的效果.

# 方式1

a1 = a.o
a1 += b.o # 等效於 a1 為 a.o b.o
# 方式2
a1 = a.o
a1 := $(a1) + b.o

通過？=的方式：條件定義

a1 := a.o

a1 ?= b.o # 如果 a1 未定義，則 a1 := b.o；否則，沿用 a1 以前的定義；所以此處 a1 := a.o

我們可以在執行 makefile 檔案時，給內部變數重新賦值，如下所示:

isarm = no

ifeq ($(isarm), yes)
echo "using the cross-compilation tool"
else
echo "using gcc-compilation"
endif

make和Makefile中的規則和變數

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