1.原理如上圖所示，將輸出clk_out的二分頻反饋給輸入，與輸入clk_in異或，得到clk_half;模n計數器作用時以clk_half為時鐘計數，當計數器cnt=n時，clk_out輸出1，否則輸出0；
**如下：
module div_half
#(parameter n=4)
(clk,rst,clk_out,cnt);
input clk,rst;
output clk_out;
output [3:0]cnt;
reg clk_out;
reg clk_div;
reg [3:0]cnt;
wire clk_half;
assign clk_half=clk_div^clk;
always @(posedge clk_half or negedge rst)
begin
if(!rst)
begin
cnt<=0;
clk_out<=0;
endelse if(cnt==n)
begin
cnt<=0;
clk_out<=1;
endelse
begin
cnt<=cnt+1;
clk_out<=0;
endend
always@(posedge clk_out or negedge rst)
begin
if(!rst)
clk_div<=0;
else
clk_div<=~clk_div;
endendmodule
測試檔案如下：
module div_test;
reg clk;
reg rst;
wire clk_out;
wire[3:0]cnt;
initial
begin
clk=0;
rst=1;
#20 rst=0;
#20 rst=1;
endalways #10 clk=~clk;
div_half m(.clk(clk),
.rst(rst),
.clk_out(clk_out),
.cnt(cnt)
);endmodule
**結果如下：
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