altera fpga中的延時進製鏈-lcell
在altera的fpga中需要通過原語新增lcell新增固定的延時，一般來講，lcell的延時相對比較固定，但是隨著佈線以及溫度等影響，延時會有變化，所以通過lcell設計延時進製鏈需要計算單個lcell延時以及控制佈線和位置約束。
原語調用lcell如下：
rtl view圖如下：
post fitting圖如下：
實際上新增了8個lcell：
每個lcell大約的延時為0.41ns,timequest分析如下：
可以看到lcell延時大約等於cell+ic=0.41ns
整個延時鏈**如下：
quartusii13.1版本的軟體不需要新增約束，如果新增keep等原語約束的話，會額外增加lcell數量
在低於quartusii13.1以前的版本中需要新增約束或者設定來防止軟體優化lcell
1. 通過quartusii中的設定實現
完成下列兩個設定即可實現settings ->analysis&synthesis -> more settings：
"remove redundant logic cells" , must be "off"
"ignore lcell buffers", must be "off"
2、通過在hdl中新增綜合屬性來實現
採用keep來約束wire防止自動優化。
Altera FPGA的設計流程總結
altera fpga的設計流程 1.邏輯設計與功能驗證 系統模組劃分 設計子模組 編寫子模組testbench 綜合 analysis synthesis 子模組功能 設計頂層模組 編寫頂層模組的 testbench 綜合 analysis synthesis 系統功能 前 2.時序約束與設計優化...
android 中的延時
一 開啟新執行緒 new thread new runnable start new thread new runnable start 二 利用定時器 timertask task new timertask timer timer new timer timer.schedule task,de...
延時函式中的volatile
除錯wince驅動時候,有時候碰到us級別的時序要求的短延時,使用硬體定時器顯得麻煩.一般我會用乙個短延時delay 今天碰到了離奇事情.實現乙個短延時,用巨集,內聯函式或者函式都可以實現.下面是乙個例子.define delay us dowhile 0 你能想象的出上面 有什麼問題?我使用pb的...