第一步，先將要求原理畫出來。
第二步，將以上原理用硬體語言描述出來。
module coal_ctrl(
input wire sclk,
input wire rst_n,
input wire pi_money,
output reg po_cola
);reg [1:0] cnt;
always@(posedge sclk or negedge rst_n)
if(!rst_n)
cnt<=1'b0;
else if(pi_money==1'b1)
cnt<=cnt+1'b1;
else if(cnt==2'b11&&pi_money==1'b1)
cnt<=cnt;
always@(posedge sclk or negedge rst_n)
if(!rst_n)
po_cola<=1'b0;
else if (cnt==2'b11&&pi_money==1'b1)
po_cola<=1'b1;
else
po_cola<=1'b0;
endmodule
第三步，寫測試模組。
`timescale 1ns/1ns
module tb_cola_ctrl();
reg sclk;
reg rst_n;
reg pi_money;
wire po_cola;
initial
begin
sclk=0;
rst_n=0;
pi_money=0;
#20rst_n=1;
endalways #20 sclk=~sclk;
always #50 pi_money=$random; //說明隨機產生的資料，可能大於1由於定義pi_money是乙個位寬，所以截留末位0或者1
coal_ctrl cola_ctrl_inst(
.sclk (sclk ),
.rst_n (rst_n ),
.pi_money (pi_money ),
.po_cola (po_cola )
);endmodule
第四步，將測試結果和功能模組p出來。
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