fpga開發過程中是免不了要用到移位暫存器的，傳統的移位暫存器是通過暫存器（或者叫觸發器）實現的，占用的是fpga內部的邏輯資源，當要移位的次數過多時，自然會耗費更多資源。但是如果用lut（look up table）查詢表實現的話就很輕鬆了，lut是通過提前儲存下一張真值表來實現邏輯運算的，所以非常節省邏輯資源。常用的移位暫存器srl種類很多，這裡以16bit的srl16e為例，說一說怎麼使用它。
srl16e的例化原語如下，輸入是時鐘clk,使能ce,d,和四位輸出位選擇控制位址a3a2a1a0，輸出是q。首先要給出乙個16bit的初始值，後面的移位就是按照時鐘節拍對初始進行操作的，以**為例，輸入是d（0），意味著這16個週期內每個週期給序列最右邊增加乙個0，相應的每個週期對應的序列最左邊的值也會被擠走。第0次移位得到0000000000001111，第二位是1，輸出q就是1，第一次移位得到0000000000011110，第二位是1，輸出q就是1，第二次移位得到0000000000111100，第二位是0，輸出q就是0，以此類推，輸出依次是1,1,0,0,0,0,0,0,0,0,0,0,0,0,0,0,輸出第幾位由a3a2a1a0做位址控制（第二位輸出對應0001），modelsim**示意圖如下：
.q(rst), // srl data output輸出16'h000f第[a3:a0]位的值，總共輸出16次（使用的是srl16e），d(0)從右（最低位）進，16'h000f的第2位輸出
.a0(1'b1), // select[0] input
.a1(1'b0), // select[1] input
.a2(1'b0), // select[2] input
.a3(1'b0), // select[3] input
.ce(1'b1), // clock enable input
.clk(clk), // clock input
.d(0) // srl data input
);endmodule
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