我們的設計需要多大容量的晶元？我們的設計能跑多快？這是經常困擾工程師的兩個問題。對於前乙個問題，我們可能還能先以乙個比較大的晶元實現原型，待原型完成再選用大小合適的晶元實現。對於後者，我們需要乙個比較精確的預估，我們的設計能跑50m，100m 還是133m？
首先讓我們先來看看fmax 是如何計算出來的。圖（1）是乙個通用的模型用來計算fpga的。我們可以看出，fmax 受tsu ， tco ， tlogic 和 troute 四個引數影響。（ 由於使用fpga 全域性時鐘，時鐘的抖動在這裡不考慮）。
時鐘週期 t = tco + tlogic + troute + tsu
時鐘頻率 fmax = 1/tmax
其中：tco ： d 觸發器的輸出延時
tlogic ： 組合邏輯延時
troute ： 佈線延時
tsu ： d 觸發器的建立時間
圖（ 1 ） 時鐘週期的計算模型
由圖（1）可以看出，在影響fmax 的四個引數中，由於針對某乙個器件tsu 和tco 是固定的，因此我們在設計中需要考慮的引數只有兩個tlogic 和troute.通過良好的設計以及一些如pipeline 的技巧，我們可以把tlogic 和troute 控制在一定的範圍內。達到我們所要求的fmax.
經驗表明乙個良好的設計，通常可以將組合邏輯的層次控制在4 層以內，即（ lut levels 《=4 ） 。而lut levels（ 組合邏輯的層次 ）將直接影響tlogic 和troute 的大小。 組合邏輯的層次多，則tlogic 和troute 的延時就大，反之， 組合邏輯的層次少，則tlogic 和troute 的延時就小。
讓我們回過頭來看看xilinx 和altera 的fpga 是如何構成的。是由logic cell （ xilinx ）或 logic element（ altera ）這一種基本結構和連線各個logic cell 或logic element 的連線資源構成。無論是logic cell 還是 logic element ，排除其各自的特點，取其共性為乙個4 輸入的查詢表和乙個d 觸發器。如圖（2）所示。而任何複雜的邏輯都是由此基本單元復合而成。圖（3）。上乙個d 觸發器的輸出到下乙個d 觸發器的輸入所經過的lut 的個數就是組合邏輯的層次（ lut levels ）。因此，電路中用於實現組合邏輯的延時就是所有tlut 的總和。在這裡取lut levels = 4 。故tlogic = 4 * tlut 。
圖（ 2 ） fpga基本邏輯單元
圖（ 3 ） 複雜組合邏輯的實現
解決的 tlogic 以後，我們來看看troute 如何來計算。由於xilinx 和altera 在走線資源的設計上並不一樣，並且xilinx 沒有給出佈線延時的模型，因此更難於分析，不過好在業內對佈線延時與邏輯延時的統計分析表明， 邏輯延時與佈線延時的比值約為1:1 到1:2.由於我們所選用的晶元大量的已經進入0.18um 和0.13um 深亞微公尺的工藝，因此我們取邏輯延時與佈線延時的比值為1:2.
troute = 2 * tlogic
tmax = tco + tlogic + troute + tsu
= tco + tsu + 3 * tlogic
= tco + tsu + 12 * tlut
下表是我們常用的一些 xilinx 和altera 器件的效能估算。我們選取的是各個系列中的最低的速度等級。由於altera 的apex ，apex ii 系列器件的不同規模的引數不同，我們選取ep20k400e 和 ep2a15 作代表。
tsu ( ns )
tco ( ns )
tlut ( ns )
fmax
spartent ii-5
0.71.3
0.796 m
virtex e-6
0.63
1.00.47
137m
virtex ii-4
0.37
0.57
0.44
160m
virtex ii pro -5
0.29
0.40
0.37
193m
apex e-3 #
0.23
0.32
1.01
79mapex ii-9##
0.33
0.23
0.7112m
stratix -7
0.011
0.202
0.527
153m
# 以ep20k400e-3 的資料計算得出。
## 以 ep2a15-9 的資料計算得出。
有關醫囑中的bid,qd等執行頻率
aa 各 a.c.飯前 ad 至 ad.us.ext.外用 a.m.上午 a.s.t.皮試 aq.dest.蒸餾水 alt.2h.每隔2小時一次 b.i.d.每日二次 cito 急速地 d.s.給予標記 g.克 h.s.睡時 i.d 皮內注射 i.h 皮下注射 i.m 肌肉注射 i.v 靜脈注射 i...
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