cds雙取樣
輸入鉗位
16bitadc
時序驅動
cds和adc由shp和shd操作，微分定時時鐘由片上定時發生器產生。輸出暫存器和解碼器由adcck操作。數字輸出資料與adcck同步。 ccd訊號，shp，shd，adcck和輸出資料之間的時序關係在「時序特性」部分中進行了描述。 clpob用於在ob畫素間隔期間啟用黑電平鉗位環路，clpdm用於在虛擬畫素間隔期間啟用輸入鉗位。在待機模式下，adcck，shp，shd，clpob和clpdm在內部被遮蔽並拉高。
資料輸出時序可以通過afe-ctrl（2）暫存器進行延遲。基本上，資料輸出時序應通過adcck時序進行調整，但在需要超出調整範圍時才有效。如輸入鉗位和光學黑電平（ob）環路和ob鉗位電平部分所述，clpob用於控制自動補償ccd偏移的ob環路，clpdm用於將輸入鉗位電壓充電至電容cin，即連線到ccdin。為了獲得正確的操作，clpob和clpdm應該在計時開始之前立即生效，如以下段落所述。
圖7顯示了clpob和clpdm的時序圖。 shp，shd，clpob，clpdm和rload的功能在低週期或序列介面預設設定的上公升沿有效;每個有效極性可以通過暫存器設定進行選擇。
1.clpob和clpdm將覆蓋pblk。 如果重疊clpdm和/或clpob，pblk不會影響鉗位操作。
2. pblk訊號是可選的。
3.數字輸出資料在pblk期間全部為零。輸出資料延時為9個dataclk週期。
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