根據部件各個的控制訊號，我們知道有些部件需要時鐘有些不需要時鐘，這些需要時鐘訊號的部件有些可以同時運作，不如pc計數器的加一操作和指令暫存器的存指令操作，但是有些部件就一定需要乙個先後順序，比如說加法，肯定是要等運算完以後才給通用暫存器時鐘訊號去吧運算結果存進指定的暫存器。所有這裡的多個時鐘訊號的週期必然有區別，處理的方法這裡說兩種思路：
設定多個時鐘訊號，可以同時進行部件公用乙個時鐘訊號，不能同步的用不同的時鐘訊號；
只用乙個時鐘，但是加乙個計數器，根據經過時鐘訊號的個數，將當期的訊號傳給對應的部件。
這兩種方法其實細想的話其實差別不大，我這裡用的是第二種方法。
(1)vhdl**：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity szjp is
port(clk:in std_logic;
t1,t2,t3,t4:out std_logic);
end entity szjp;
architecture st of szjp is
signal q:std_logic_vector(1 downto 0):="00";
begin
process(clk)
begin
if(clk'event and clk='1')then
q<=q+1;
end if;
if(q="00") then t1<='0';t2<='0';t3<='0';t4<='1';
elsif(q="01")then t1<='1';t2<='0';t3<='0';t4<='0';
elsif(q="10")then t1<='0';t2<='1';t3<='0';t4<='0';
else t1<='0';t2<='0';t3<='1';t4<='0';
end if;
end process;
end st;
引腳說明：
輸入端為時鐘訊號clk，輸出端為表示第幾個時鐘上公升沿的輸出，t1~t4分別表示第一到第四個時鐘上公升沿。
(3)波形**：
顯然t1，t2，t3，t4這四個輸出的上公升沿分別為clk時鐘訊號的第1、2、3、4個時鐘上公升沿，符合設計要求。
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