解釋mtk平台spi匯流排引數的含義
chip_config就是從裝置spi_device。對應的時間就是：設定的數值×9.6ns。如low_time = 10*9.6ns =96ns.
chip_config->setuptime = 7,//15,cs cs 建立時間 看上圖 7*9.6ns=67.2ns
chip_config->holdtime = 7,//15, cs cs 保持時間 看上圖
chip_config->high_time = 16,//6 sck clk 高電平時間 看上圖
chip_config->low_time = 17,//6 sck clk 低電平時間 看上圖
chip_config->cs_idletime = 3,//20, cs 休眠時間 看上圖
chip_config->cpol = 0, cpol：時鐘極性選擇，為0時spi匯流排空閒為低電平，為1時spi匯流排空閒為高電平
chip_config->cpha = 0, cpha: 時鐘相位選擇，為0時在sck第乙個跳變沿取樣，為1時在sck第二個跳變沿取樣
chip_config->rx_mlsb = 1, rx_mlsb & tx_mlsb:傳輸資料時，先從低bit傳送還是高bit傳送，1時代表先從低bit傳送
chip_config->tx_mlsb = 1,
chip_config->tx_endian = 0, 傳輸資料時，以大端模式傳輸或者小端模式傳輸，只對dma傳輸有效，0時，代表小端模式傳輸； fifo mode為小端模式。
chip_config->rx_endian = 0,
chip_config->com_mod = dma_transfer, dma或者fifo 傳輸
時鐘極性和相位看下圖
工作方式1：
當cpha=0、cpol=0時spi匯流排工作在方式1。miso引腳上的資料在第乙個spsck沿跳變之前已經上線了，而 為了保證正確傳輸，mosi引腳的msb位必須與spsck的第乙個邊沿同步，在spi傳輸過程中，首先將資料上線，然後在同步時鐘訊號的上公升沿 時，spi的接收方捕捉位訊號，在時鐘訊號的乙個週期結束時(下降沿)，下一位資料訊號上線，再重複上述過程，直到乙個位元組的8位訊號傳輸結束。
工作方式2：
當cpha=0、cpol=1時spi匯流排工作在方式2。與前者唯一不同之處只是在同步時鐘訊號的下降沿時捕捉位訊號，上公升沿時下一位資料上線。
工作方式3：
當cpha=1、cpol=0時spi匯流排工作在方式3。miso引腳和mosi引腳上的資料的msb位必須與spsck的 第乙個邊沿同步，在spi傳輸過程中，在同步時鐘訊號週期開始時(上公升沿)資料上線，然後在同步時鐘訊號的下降沿時，spi的接收方捕捉位訊號，在時鐘信 號的乙個週期結束時(上公升沿)，下一位資料訊號上線，再重複上述過程，直到乙個位元組的8位訊號傳輸結束。
工作方式4：
當cpha=1、cpol=1時spi匯流排工作在方式4。與前者唯一不同之處只是在同步時鐘訊號的上公升沿時捕捉位訊號，下降沿時下一位資料上線。
spi匯流排的特點總結
spi，是一種高速的，全雙工，同步的通訊匯流排，並且在晶元的管腳上只占用四根線 sdi 資料輸入 sdo 資料輸出 sck 時鐘 cs 片選 sck訊號線只由主裝置控制，從裝置不能控制訊號線。spi介面的乙個缺點 沒有指定的流控制，沒有應答機制確認是否接收到資料 spi 工作模式 spi有四種工作模...
SPI匯流排的初步認識
spi是摩托羅拉公司定義的一種序列外圍裝置介面。spi匯流排主要應用於eeprom flash 實時時鐘 ad轉換器 還有數字訊號處理器和數碼訊號解碼器之間。spi是一種高速的 全雙工的同步通訊匯流排，並且在晶元的管腳上只占用四根線，節約了晶元的管腳，同時為pcb的布局上節省空間，提供方便。spi一...
SPI匯流排傳輸的4種模式
在晶元的資料上，有兩個非常特殊的暫存器配置位，分別是 cpol clock polarity 和 cpha clock phase cpol配置spi匯流排的極性 cpha配置spi匯流排的相位 極性和相位，這麼專業的名詞，非常難理解。我們不妨從時序圖入手，了解極性和相位的效果。極性，會直接影響sp...