FPGA的邊沿檢測

以前我曾一度傻乎乎的使用

always@(

posedge
signal
)

這樣的**去檢測signal的上公升沿，鬧出了很多問題。

當受實驗室的一同學指教後，再也不會傻乎乎的這樣幹了。當然，你看完下文也不會這樣幹了。

檢測上公升沿的原理：使用高頻的時鐘對訊號進行取樣，因此要實現上公升沿檢測，時鐘頻率至少要在訊號最高頻率的2倍以上，否則就可能出現漏檢測。具體請參見下面**。

module

edge_check
(clk
,rst_n
,signal
,pos_edge
,neg_edge
,both_edge
);input
clk;
input
rst_n
;input
signal
;output
pos_edge
;output
neg_edge
;output
both_edge
;reg
sig_r0
,sig_r1
;// 狀態暫存器
always@(
posedge
clkor
negedge
rst_n)if
(!rst_n
)begin
sig_r0
<=
1'b0
;sig_r1
<=
1'b0
;end
else
begin
sig_r0
<=
signal
;sig_r1
<=
sig_r0
;end
assign
pos_edge=(
~sig_r1)&
(sig_r0
);assign
neg_edge
=sig_r1&(
~sig_r0
);assign
both_edge
=sig_r1
^sig_r0
;// 雙邊沿檢測，或pos_edge|neg_edge
endmodule

從rtl檢視中可以看出，電路是通過乙個非同步復位的d觸發器實現的。

modelsim的**檢視如下，從中可看出已檢測出上公升和下降沿，但存在乙個延時，這是因為使用了時鐘同步的檢測。

或者上面的verilog**還可以換一種寫法，效率上差不了太多；

module

edge_check
(clk
,rst_n
,signal
,pos_edge
,neg_edge
,both_edge
);input
clk;
input
rst_n
;input
signal
;output
pos_edge
;output
neg_edge
;output
both_edge
;reg[1
:0]sig_fifo
;reg
sig_r0
,sig_r1
;// 狀態暫存器
always@(
posedge
clkor
negedge
rst_n)if
(!rst_n
)begin
sig_fifo
<=
2'b0
;end
else
begin
sig_fifo
<=
;end
assign
pos_edge=(
sig_fifo
==2'b01
);assign
neg_edge=(
sig_fifo
==2'b10
);assign
both_edge
=sig_fifo[0
]^sig_fifo[1
];// 雙邊沿檢測，或pos_edge|neg_edge
endmodule

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